动态饱和鉴相鉴频器

在鉴相鉴频器的复位路径中插入可变延迟单元,利用反馈动态调节延迟时间,可消除死区并且不受环境变化的影响;采用多级鉴相鉴频器,可扩展鉴相鉴频器的工作范围,改善输入输出的非线性,提高鉴相鉴频性能。文章综合两者的优势,提出了一种动态饱和鉴相鉴频器,并把其应用在锁相环中,结果表明该电路在增加的功耗开销小于0.44%的情况下,使得锁相环的锁定时间减小了14%。     

井下中频单边带通信机中采用的锁相环频率合成器

本文具体介绍了用于井下中频单边带通信机中频率合成器，详细分析了电流型鉴频，鉴相合成器锁相环的性能和特点，并且设计了电流型鉴频，鉴相合成器锁相环的实现电路     

一种新型不同频直接鉴相的锁相环

对于输入和输出信号频率接近或者近似成整数倍关系类型的频率变换,利用目前的锁相技术很难解决．基于异频信号间的相位差变换规律,采用相位重合点检测电路、等效鉴相电路、可调偏置型环路滤波器等设计了一种新型的锁相环．实验结果表明,上述锁相环具有低噪声、高稳定度、输出频率便于调整等特点．     

低噪声高速全差分BiCMOS电荷泵锁相环设计

提出了一种高性能的低噪声高速电荷泵锁相环电路．电路采用全差分结构设计; 利用速度快、低功耗的CMOS和电流开关逻辑(CML)电路构成功能单元; 提出的差分电荷泵环路滤波器结构明显节省了芯片面积．整个电路采用0.6 μm BiCMOS工艺实现,并用Hspice进行仿真验证,结果表明锁相环电路功耗为77 mW,中心频率223 MHz,频率输出范围102~800 MHz,各项性能满足设计指标要求,并使芯片噪声、速度和功耗最优．     

基于数字鉴频器的新型微波锁相环捕获方法

为了提高锁相环锁定速度,在研究快速捕获技术基础上提出一种新型的数字鉴频器的设计方法,然后对一个频率范围在1~8 GHz、频率步进为10 MHz的宽带锁相频率源进行了设计与实现.该方法利用鉴频器对压控振荡器的频率进行精确预置,使其进入锁相环快捕带,实现对锁相环宽带捕获和精确预置.测试结果表明,该锁相频率源相位噪声低,杂散小;采用该方法,捕获时间有了较大的改善.     

三角形取样鉴相数字合成器锁相环中的混沌

研究三角形取样鉴相数字合成器锁相环中的混沌现象。其方法是先对三角形取样鉴相数字合成器锁相环系统作离散化处理,得到相应的离散化系统模型;系统中的环路滤波器采用RC积分滤波器,鉴相器采用三角形鉴相特性;通过验证离散化系统相应的低维系统存在快返反射点,证明了当系统方程满足一定条件时,原系统有混沌输出。最后导出了混沌与系统参数间的关系式。     

一种全数字锁相环的性能分析

本文用随机徘徊模型分析每鉴相一次后调整一步的全数字锁相坏在噪声干扰下的性能,导出评价锁相环各种性能的计算式并算出几种性能曲线供设计电路时参考。     

微分控制锁相环鉴频器的根轨迹分析

本文对三阶及四阶微分控制锁相环鉴频器的根轨迹进行了分析,借助于计算机辅助分析及理论研究,确定了在不同时常数条件下引起四阶环根轨迹跳变的参数边界值,这对于研究和设计这种低门限锁相环鉴频器瞬态响应的时域指标,将提供有用的依据。     

X~Ku波段宽覆盖捷变频频率合成器研制

提出了一种宽相对覆盖、低相位噪声的捷变频频率合成方法。该方法首先利用混频锁相环方法进行宽带锁相得到低相噪性能与捷变频性能,进而针对混频锁相环在宽覆盖情况下环路带宽急剧变化而导致系统相噪和捷变频性能下降的问题,提出实时调节锁相环电路的鉴相增益,以对压控振荡器的等效压控增益非线性进行补偿,从而实现在宽覆盖范围内锁相环环路带宽基本保持恒定,即确保所覆盖范围内低相噪性能与捷变频性能的一致性。基于本方法研制实现的11.1~13.1 GHz,最小步进10 MHz的宽覆盖合成器全范围环路带宽基本保持在600 kHz,输出信号相噪优于-83 dBc/Hz@1kHz,捷变频时间小于10 μs。     

一种数字锁相环在每次修正两步下的性能

本文用随机徘徊模型分析数字锁相环在每次鉴相后修正两步情况下的性能,导出在噪声干扰下评价数字锁相环性能的计算式。     

非线性锁相环的分析与仿真

提出了一种改进锁相环非线性性能的方法,在基本锁相环的基础上增加一个非线性器件N和一个低通滤波器(LPF),使用鉴频鉴相器(PFD)代替鉴相器(PD).利用Matlab软件的Simulink功能模块对非线性锁相环性能进行仿真和验证,直观地得出了频率捕捉时间、频率捕捉范围、相位噪声等锁相环参数,验证了在噪声环境下改进方法的可行性及其优点.结果表明,采用该方法可使锁相环具有大的捕捉范围并能快速锁定,输出信号的相位噪声低,锁相环的捕捉性能和跟踪性能提高.     

环形线圈车辆检测器的设计与实现

利用单片机SST89C58实现了环形线圈车辆检测器的设计。由MM74HC4046M构成的锁相环电路与环形检测线圈一起构成LC震荡电路,并将LC震荡波形转换为单片机可使用的方波;由XC9536XL-7VQ44C构成的EPLD电路对各路检测信号进行循环检测,并送入SST89C58单片机进行处理,处理后的信息由MAX488EESA构成串口输出。     

一种结合高分辨率TDC的快速全数字锁相环设计

针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用抽头延迟线法和双通道差分延迟线法提高量化精度,采用对称式层次型结构实现对负时间间隔的量化,设计的相调电路将量化的脉冲信号还原为时间长度信号,通过状态机对反馈信号的相位提前或延迟,实现对参考信号的快速锁定,在环路锁定后使用下降沿检测电路适时关闭鉴频鉴相器和时间数字转换器,降低整体电路的功耗.在Xilinx KC705开发平台上进行仿真与验证,并在Xpower软件上与传统的基于游标尺链型的全数字锁相环进行功耗对比分析.结果表明,此全数字锁相环的量化误差控制在0.2 ns之内,反馈信号可在3个参考信号时钟周期内快速锁定参考信号,整体电路功耗相比传统的基于游标尺链型的全数字锁相环降低约18.1%.本文提出的全数字锁相环具有实时性强、锁定速度快、量化精度高、功耗低等优势,更适用于高速、低功耗的现代数字通信系统.     

用于快速锁定全数字锁相环的反馈调节算法

为降低全数字锁相环的锁定时间,在分析了不同相位检测机制和滤波器结构的基础上提出了自适应的反馈调节算法．该算法将锁定过程分为粗调、一级精调、二级精调三部分,分别对应数控振荡器的三级控制码,在不同的锁定过程中使用合适的滤波器结构且可根据频率差的大小自适应调节参数．基于所提算法,在180nm CMOS工艺下实现了一款可移植的快速锁定的小数全数字锁相环．测试结果表明:平均锁定时间仅为6.4μs,相当于128个参考时钟周期(20MHz),该算法有效地缩短了锁定时间．     

具有高线性调谐特性的1.2 GHz CMOS频率综合器

基于0.18 μm RF CMOS工艺实现了一个1.2 GHz高线性低噪声正交输出频率综合器,该综合器集成了一种高线性低调谐灵敏度的低噪声LC压控振荡器;降低了系统对锁相环中其他模块的要求;基于源极耦合逻辑实现了具有低开关噪声特性的正交输出高速二分频,采用"与非"触发器结构实现了高速双模预分频,并集成了数控鉴频鉴相器和全差分电荷泵,获得了良好的频率综合器环路性能。对于1.21 GHz的本振信号,在100 kHz和1 MHz频偏处的相位噪声分别为-99.1 dBc/Hz和-123.48 dBc/Hz。该频率综合器具有从1.13~1.33 GHz的输出频率范围。工作电压1.8 V时,芯片整体功耗20.4 mW,芯片面积(1.5×1.25) mm2。     

一种金属探测器的设计

针对普通便携式金属探测器存在的抗干扰能力差、误判率高等缺点,本文应用Siller电容三点式振荡电路作为探测振荡器,基于F/V变换原理,采用锁相环电路和窗口门限技术将探测信号的频率变化转换成电压变化,设计了一种新型金属探测器.试验结果表明,该探测器具有较高的探测灵敏度,不仅能够判断出金属的位置,还可检测出金属的性质.     

低功耗低频快速起振电路的设计

为了解决传统皮尔斯结构互补氧化金属半导体(CMOS)晶振电路功耗过大的问题,设计了一种集成在专用无磁计量芯片内的低频起振电路,其振荡频率为32.768 kHz.在传统皮尔斯结构晶振电路的基础上,设计了改进型推拉式晶振电路,有效地降低了功耗,并能实现快速起振.采用Chartered的0.35μm工艺模型进行设计、仿真和流片.测试结果表明,电路工作正常,稳定后平均工作电流仅为0.39μA,起振时间小于200 ms,满足了系统对频率及功耗的要求.     

基于锁相环的十二脉波整流触发电路

针对中频感应电磁加热装置,结合传统整流触发电路中的移相脉冲电路和锁相倍频电路,以锁相环CD4046和计数器CD4017构成的锁相倍频电路为核心,设计了一种用于十二脉波整流设备中的触发电路。该设计把移相脉冲电路的输出作为锁相倍频电路的输入,经过锁相倍频后输出十二路相位相差30°的脉冲,并与移相脉冲保持同步。该电路与传统的整流触发电路相比,输出波形对称度好,而且具有结构简单,调试方便,可靠性高,抗干扰能力强等优点。     

倍频锁相电路在非标准图像采集系统中的应用

介绍了锁相环芯片NE564的结构和性能,根据图像采集的要求设计了倍频锁相电路,能够产生高频锁相时钟.采样时钟可以跟踪行频的变化实现非标准视频图像的稳定采集.在CPLD内部设计分频器可以根据采集的需要灵活地改变时钟的分频倍数,实现不同格式的图像采集.     

0.18μm CMOS 1∶20分频器电路设计

采用0.18μm CMOS工艺设计了用于2.5GHz锁相环系统的1∶20分频器电路。该电路采用数模混合的方法进行设计,第一级用模拟电路实现1∶4分频,使其频率降低,第二级用数字电路实现1∶5分频,从而实现1∶20分频。该电路采用SMIC 0.18μm工艺模型,使用HSPICE进行了仿真。仿真结果表明,当电源电压为1.8V,输入信号峰峰值为0.2V时,电路可以工作在2.5GHz,功耗约为9.8mW。