新的高效LDPC码的译码方法

对于LDPC码的译码算法——和积算法,提出了一种新的基于差分的译码算法,其主要思想是：在LDPC码的二部图上所传递的消息是概率的差分值,而对于校验节点和消息节点的更新都是在特定的加法域中进行. 针对校验节点的更新,还可以选择若干个绝对值最小的差分值进行运算,以进一步降低复杂度. 与传统的基于对数似然比的译码方法相比,新算法的计算复杂度有很大降低,而译码性能和收敛速度没有明显损失.     

LDPC码串行译码策略的收敛速度分析

基于校验节点分组的LDPC码串行译码策略具有很高的收敛速度,但当分组数过多,并行度过低时译码时延很大．针对此问题,利用外信息转移(EXIT)图技术找到收敛速度和译码时延的平衡点．首先推导不同分组数下串行译码策略的EXIT函数,然后通过比较函数对应的EXIT曲线估计出在不牺牲收敛速度的前提下该策略能达到的最大并行度．仿真结果验证了EXIT图分析的正确性．     

低密度奇偶校验码的线性规划译码研究

分析了应用线性松弛方法对低密度奇偶校验(LDPC)码进行最大似然译码的基本原理,介绍了基于LDPC码校验矩阵因子图表达构造码字多胞形的方法。这些多胞形描述过于复杂,并且存在冗余,因此给出了一种简化约束条件。从接收正确码字必须服从校验方程出发,导出了以错误模式为变量、基于伴随式的LDPC码最大似然译码优化模型。     

一种新的3容错扩展RAID码

随着存储系统规模的扩大,如何提高存储系统可靠性成为一个必须解决的问题. 目前的双容错独立冗余磁盘阵列(RAID)码已经无法满足存储系统可靠性要求. 在双容错行对角奇偶校验(RDP)码的基础上,提出了一种编码冗余率和纠错能力达到编码最优的新的扩展RDP-RAID码,可以允许任意3磁盘同时故障,并给出了一种基于二元矩阵变换的简单和直观的译码算法. 与STAT码和EEOD码相比,扩展RDP-RAID码的编译码复杂度、更新复杂度、存储效率的综合性能可达到最优,存储可靠性高.     

基于PEG算法的LDPC线性时间编码

引入PEG(Progressive-edge-growth)算法来构造适合线性时间编码的LDPC校验矩阵,译码时采用简化最小和Min-Sum译码算法实现简化译码.仿真结果表明,该方法能够构造适合LDPC码的线性时间编码的下三角校验矩阵H,并且用此方法构造的LDPC码性能非常接近原来PEG算法构造的LDPC码.同时通过采用最小和Min-Sum算法降低译码复杂度.     

提高多址接入性能的功率与LDPC码的优化设计

为了逼近多址接入信道的容量限,对功率与低密度校验阵（LDPC）码的度分布进行了优化. 基于互信息最大化准则设计了功率分配算法,并得出分配方案,利用高斯近似来近似取得因子图上消息的概率密度函数,得到功率分配条件下优化的LDPC码的度分布. 采用迭代的检测与译码算法进行多址干扰的消除. 仿真结果表明,经功率和LDPC 码优化后的误码性能在误码率为10-5时比等功率只优化LDPC 码度分布时的性能提升了16dB.     

一类广义RA码的优化设计方法

由重复器、交织器、组合器和广义累加器组成的广义系统RA码,采用低密度奇偶校验码(LDPC码)的置信传播译码时,码性能受稀疏校验矩阵的小环影响大,而稀疏校验矩阵由编码器的结构决定。该文根据置信传播译码的无环要求,通过重复器、交织器、组合器和广义累加器的联合优化设计,给出了无4环的广义RA码的奇偶校验矩阵设计方法。研究结果显示,该方法实现简单,实用性强,设计的广义RA码编码增益大。     

分组码级联极化码

为提升极化码译码性能,提出一种级联极化码方案．采用经典分组码作为外码,极化码作为内码．选择所在子信道置信度较低的信息比特进行外码编码,将编码产生的校验比特放置在置信度最高的几个子信道位置上,再将这些校验比特与要传输的信息比特一起进行极化码编码．利用外码产生的校验比特有效地提升了极化码的译码性能．同时给出修正的连续删除列表译码算法,在原始的连续删除列表译码器译码结束后,将译码器列表中每一条译码结果所包含的校验比特分别进行校验,选择正确率最高且可通过校验的一条译码结果作为最终输出．仿真结果显示,在码长为128、误帧率为10^-2时,与循环冗余校验辅助的极化码方案相比,级联极化码方案有0.25dB的增益．     

基于子码的 Golay(24、12、8)码的译码新方法

本文将文献[1]中超码的软判决思想应用到硬判决译码,建立了基于子码的硬判决译码器,从而展示了一条新的译码途径。对 Golay(24,12,8)码,本文找到了三个易于译码的子码:C_1(24,5,8)、C_2(24,6,8)和 C_3(24,8,8),并给出了寻找更大子码的方法。与文献[2]的方法相此较,本文的方法更利于用计算机编程实现。     

VSPC-LDPC串行级联码的结构与性能分析

提出了一种基于LDPC码和纵向单奇偶校验(VSPC)乘积码的级联编码方法。该方法利用LDPC码能否成功地译码的判定信息以取代常规乘积码中的横向校验,使单奇偶校验乘积码的复杂度获得较大的降低,提高了纠错能力。对新级联码的误码性能进行了理论分析。数值仿真结果表明,新编码方法的硬件实现复杂度较低,在AWGN信道和Raleigh衰落信道中其译码性能好于原LDPC码,且能有效地改善原LDPC码的误码平层问题。     

多维奇偶校验乘积码性能分析

相对于Turbo码,乘积码在高码率情况下具有性能优势,且无错误平层,其应用广泛。以奇偶校验码为分量码的乘积码译码算法简单,可适应不同的数据大小要求。通过分析多维奇偶校验乘积码的码多样性,得出高信噪比下该码的性能公式;计算机仿真表明:该性能公式结果与最大似然译码算法及迭代译码算法性能相符。通过分析码率、维数、分量码码长等参数对码性能的影响,得出码率、维数相同时,码性能相近;码率相同、维数不同时,高维乘积码具有性能优势。该结果为码参数选择提供依据,可在相同的信息传输有效性下,选择性能更好的码。     

Rate-compatible network LDPC codes

A rate-compatible puncturing algorithm for network LDPC codes is proposed to achieve the minimum error probability, and decoding error probability is derived. The algorithm for finding variable nodes to be deleted based on the tanner graph of network LDPC codes is proposed, which is aimed at minimizing the decoding error probability and optimizing the puncturing pattern. Simulation results illustrate that, at BER=10^-4, the proposed rate-compatible network LDPC codes have a coding gain of about 0.4dB compared with the codes obtained via the existing punctured methods.     

一种新型面向分组Turbo码的研究

传统Turbo码在接近山依限仍具有优异的纠错性能,但其译码延迟较大,不能满足通信系统实时性的要求．为了降低延迟,适应通信系统的实时性要求,该文提出一种以分组码为子码,构造新型的Turbo码的编译码方法,并对这种新型Turbo码进行了大量的性能仿真．仿真结果表明,在交织长度较短的条件下,该新型Turbo码随迭代次数增加收敛较快,大大提高了Turbo码译码速度．这种新方法能够有效地降低Turbo码的译码延迟,它的出现能够进一步满足通信系统实时性的需要,从而扩展Turbo码的应用范围．     

满速率、满分集空时分组码的研究

针对正交空时分组码(O-STBC)达不到满速率的情况,基于Tarokh的空时编码设计准则,提出了一种新的满速率准正交空时编码(Q-O-STBC)矩阵,再经过适当的调制星座旋转得到满分集Alamouti空时星座旋转(A-STCR)分组码.介绍了A-STCR编码的编码结构与译码方法,证明了该编码的有效性.对A-STCR编码的性能进行了Matlab仿真,并与其他空时分组码作了比较,证实了A-STCR分组码的性能优越型.     

基于V码的一种数据布局研究

提出一类新的双容错编码——V阵列码,冗余数据均匀分布在每个磁盘中,能容许任意两个磁盘同时故障。并证明基于V码阵列布局是最优双容错数据布局方法,给出了恢复任意两个磁盘同时故障的快速译码算法。与其他的编码方案相比,基于V码阵列布局同时具有较高的可靠性和吞吐量、较好的I/O性能、简单的编码和解码算法,以及编译码的复杂度最低和较好的平衡特性。     

采用EMS算法的多元LDPC译码器的FPGA实现

针对多元低密度奇偶校验码(LDPC)译码器的资源消耗过大问题,设计了一种采用扩展最小和算法的低资源需求的多元LDPC译码器.采用以块为单位对信息进行迭代更新和Flooding传递调度策略的结构.为降低译码器的存储资源和逻辑资源,首先减小传递信息的深度,将变量节点更新和校验节点更新进行联合设计.同时,利用迭代时间差对变量节点更新和校验节点信息所需的资源进行复用.在具体实现中,对一个GF(64)域上码长为1044bit的非规则多元LDPC码,采用Xilinx公司XC4VLX60的现场可编程逻辑门阵列(FPGA)芯片设计了译码器.与现有文献相比,所提出的译码器结构可节约54%的存储资源和逻辑资源,且提高了译码速度和吞吐量.