EPON系统中突发接收的CDR电路研究与设计

在吉比特级EPON的突发式接收模块中,时钟数据恢复是关键技术之一。在对现有几种时钟数据恢复技术进行对比研究后,提出一种基于改进比特门控振荡器的即时锁定技术。它提升了占空比区分容限,抑制了时钟恢复级的数据的抖动,构造出更加适合吉比特级的时钟数据恢复电路。测试结果表明,对于8B10B码和伪随机码,CDR电路均达到预期的指标要求。     

具有90°可调移相的万兆以太网数据判决芯片设计

介绍了用法国OMMIC公司0.2μm GaAs PHEMT工艺设计的具有90°可调移相的万兆以太网数据判决芯片的模块及单元电路的结构,给出了仿真结果及版图,最后给出分析和结论.该芯片的判决电路采用 SCFL (源级耦合晶体管逻辑)的D触发器结构,根据矢量叠加原理设计,采用差动电流放大器构成可调移相器.该芯片可直接用于万兆以太网IEEE 802.3ae中10G BASE-R 和10G BASE-W的物理媒介配属层的时钟数据恢复模块中.     

一种E1时钟数据恢复电路的设计

针对E1数据的时钟数据恢复问题,设计一种基于小数分频且有环路滤波功能的数控振荡器(DigitallyControlled Oscillator,DCO),给出一种新的全数字锁相环(All Digital Phase-Locked Loop,ADPLL)实现方案,将数字环路滤波器(Digital Loop Filter,DLF)和DCO集成到一个模块,从而实现一种E1时钟数据恢复(Clock Data Re-covery,CDR)电路。经过对比可知,新方案比传统ADPLL实现方案的电路集成度更高。理论分析显示,新方案电路性能可靠。     

高速A/D转换器的数字电路设计

介绍用于高速高分辨率流水线结构的模数转换器的数字电路.该数字电路包括时钟发生器和数字校正电路.时钟发生器产生采用的是两路延迟单元负反馈得到;数字校正电路采用改进的流水线操作方式,以期达到减少延迟单元,节省硬件功耗,降低误差操作.该数字电路在0.6μmCMOS工艺中能满足高速ADC的时序要求,并对各级输出的数据在同步时钟的控制下进行加法运算,最终将输入的模拟信号转换成数字信号输出.     

一种用于高速D/A转换器的1.6 Gbit/s同步电路

针对GHz采样的D/A转换器(DAC)设计及系统要求,提出了一种新型的高速同步电路.该同步电路引入高速动态比较器和触发器做低电压差分信号(LVDS)的数据接收电路,降低了功耗,实现简单;然后利用低抖动模拟延迟锁相环和数字相位检测电路选择准确的同步时钟信号,提高了同步电路工作频率范围.基于SMIC 0.18μm1.8 V CMOS工艺的仿真和测试结果显示,同步电路工作的时钟频率范围覆盖250~800 MHz,支持的数据率从500Mbit·s-1~1.6 Gbit·s-1,能用于GHz采样频率的DAC核和外部LVDS发送器接口数据的同步.     

基于数字化技术的高速串行接收器设计

基于数字化模拟电路设计技术和自适应动态反馈方法设计了一个高速串行接收器,包含采样放大器、时钟发生电路、匹配电阻电路.后两者的精度直接决定了接收器性能.采用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器进行模拟.结果表明,时钟发生电路输出的五相时钟间隔0.416 ns,抖动35 ps,锁定时间1.8 μs;匹配电阻阻值波动在44.3～45.6 Ω,稳定时间6μs,平均误差±1.45%,最大误差1.56%.联调后整个接收器电路具有接收480 Mbps高速串行数据的能力.     

采用二相功率时钟的能量恢复型CMOS触发器设计

基于绝热开关或能量恢复技术, 提出了应用于低功耗系统的主从型绝热D触发器、SR触发器和JK触发器设计. 所 提出的这些电路工作于二相正弦功率时钟，这有助于降低功率时钟电路的设计难度. 通过接入两个与功率时钟相连的弱 nMOS管解决了输出悬空态问题. 电路采用传输开关作为逻辑输入模块, 消除了接地端, 因而具有更低的能耗.应用绝热JK 触发器，并以十进制加法计数器为例演示了能量恢复型时序电路的设计.通过采用0.5 μm 互补金属氧化物半导体(CMOS) 工艺参数的集成电路模拟程序(SPICE)模拟，结果验证了该触发器较之以往的设计具有更低的功耗.     

一种用于UHF RFID标签的高稳定度时钟电路

设计了一种用于无源超高频射频识别标签芯片的时钟生成电路.在传统弛豫振荡器的基础上设置相位控制电容和相关校准电路,使输出时钟频率与工作电压和偏置电流不相关,抑制了电源的波动和偏差所引起的时钟抖动,保证了时钟频率的稳定性.同时,利用正负两种温度系数的电阻的温度补偿作用及相应的校准控制,实现了当温度在较大范围变化时时钟的周期稳定性.该电路在TSMC 0.18μm工艺下流片.测试结果显示,该方法可以获得更大的时钟校准范围和更高的输出时钟精度,电路功耗0.86μW,适合无源芯片的使用.     

基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

0.18μm CMOS 1∶20分频器电路设计

采用0.18μm CMOS工艺设计了用于2.5GHz锁相环系统的1∶20分频器电路。该电路采用数模混合的方法进行设计,第一级用模拟电路实现1∶4分频,使其频率降低,第二级用数字电路实现1∶5分频,从而实现1∶20分频。该电路采用SMIC 0.18μm工艺模型,使用HSPICE进行了仿真。仿真结果表明,当电源电压为1.8V,输入信号峰峰值为0.2V时,电路可以工作在2.5GHz,功耗约为9.8mW。     

16位音频sigma-delta调制器设计(英文)

针对数字音频领域16bit精度、20kHz带宽的设计要求,以0.18μmCMOS工艺设计二阶单环的一位sigma-delta调制器,过采样率达256,采样频率达10.24MHz.调制器采用了全差分结构,由基于开关电容的积分器、时钟产生器及比较器等组成.仿真结果显示,该调制器的信噪失真比达94dB,动态范围达99dB.在1.8V电源电压下,整个系统的功耗为7.6mW.     

用于能量获取的低压输入DC/DC转换器

提出了一种低压输入能量获取DC/DC转换器,可在输入电压低至25 mV的情况下工作.为适应不同的应用系统需要,该电源管理系统提供4种不同的电源输出,为各种应用提供最佳电压设计,以适应低功耗设计要求;在输入电压不存在的情况下储能电容可对系统进行供电,延长了系统寿命并拓展了应用.在0.18 μm CMOS工艺下,300 μA负载电流下效率达到64%.该设计为无线检测和数据采集应用提供了完整电源管理解决方案.     

带隔离型无损缓冲的三相单开关反激式整流器

提出了一种带无辅助开关隔离型无损缓冲的三相单开关反激式单级AC/DC的新型变换电路,它具有理论单位功率因数、准零电压关断、三相单开关、整体电路简单及调节性好等优点. 附加的回能缓冲电路不需要额外增加检测或控制电路,并能减小开关管的开关损耗,提高电路的工作效率,而且还能有效抑制功率开关关断时由漏感储能引起的电压尖峰,扩大了开关管的安全工作区. 分析了新型电路的工作机理,给出了关键参数的选择关系,并通过仿真和实验证明了该方案是可行并有效的.     

适应宽输入电压的开关电源

介绍一种对输入电压的波动有很强适应性的开关电源。对电路的工作原理进行分析,证明此电路适于电压稳定度要求较高的设备中。     

一种光伏发电组合式升压DC-DC变换电路研究

针对传统光伏发电BOOST电路升压效果不理想,输入电压变化时电压增益不稳定,输出电能质量不高等缺点,提出一种光伏发电组合式升压DC-DC变换电路,详细分析了该电路的升压原理及互补控制的算法。该电路具有以下特点:电路的升压效果较好,电压增益约为4.5;输入电压变化时,电压增益稳定;输出电能质量较高,电压波动百分数1.5%;电路控制简单。     

一种衬底驱动的0.5V全差分运算放大器

为了满足当今对低压低功耗电路的需求,设计了一种工作在0.5V电源电压环境的全差分运算放大器．电路使用了由衬底驱动的输入级和工作在亚阈值区的输出级,并利用交叉耦合输入晶体管的结构产生负跨导来提高增益．采用0.18μm的CMOS工艺,阈值电压约为0.5V的器件模型．Hspice仿真结果表明:直流增益为60dB,单位增益带宽为5.4MHz,功耗为138μW．     

高功率因数Boost-APFC电路仿真分析

为提高电路的功率因数,降低谐波对电路的干扰,使用功率因数校正集成电路UC3855设计以升压电路为主电路的有源功率因数校正电路,利用UC3855中电压环和电流环的双环控制原理,对环路器件参数进行设计,使输入电流跟踪输入电压,达到与输入电压同相位.该设计方法提高了变换器的功率因数和效率,并有效地抑制了谐波和噪声,使功率因数提高到0.99以上,总谐波畸变率小于0.5%.对设计的仿真证明了设计的可行性.     

一种用于光通信的高速LVDS发送器设计

该文设计了一种基于0.13μ m CMOS工艺的高速LVDS发送器.通过增加有效的共模反馈电路来抑制开关噪声,同时LVDS输出具有更小的过充电压和更稳定的共模输出电平,使该发送器能在更高的工作频率下运作.该发送器电路采用标准0.13μm CMOS工艺进行设计,版图面积为130μm × 90μm.仿真结果表明,该LVDS...