一种高性能、低功耗乘法器的设计

基于标准单元方法设计并实现支持单指令流多数据流(SIMD)计算的16 bit×8 bit乘法器.分析乘法运算时延的分布,采用Wallace树形结构实现Booth乘法器,最终进位传递计算采用从左到右免除进位(LRCF)算法,使最高位(MSB)部分的进位传递计算与部分积相加运算的并行重叠进行,以提高乘法运算的并行度,降低硬件复杂度和功耗.在0.18μm工艺标准单元库的支持下,使用电子设计辅助(EDA)工具,版图实现了该乘法器.利用版图得到的线负载模型信息对门级网表进行分析,在工作电压为1.62 V,125℃时,该乘法器速度为2.80 ns,功耗为0.089 mW/MHz.     

多位乘法器的多阶Booth算法的实现

讨论分析了传统Booth算法及改进二阶Booth算法的特点,提出一种适合多阶算法的一般通式及部分积的实现方法,可根据乘数的位宽采用不同的阶,一次扫描多位相邻的乘数位,由此最大限度地减少了部分积的数目,提高了乘法器的运算速度．     

用一种新型FPGA逻辑单元实现乘法器

提出了一种基于改进进位链的FPGA逻辑单元结构,并用4×4二进制乘法器进行了验证.仿真实验表明,新型逻辑单元结构具有较高性能,实现乘法器只需要18个逻辑单元,而CyclonII器件需要39个逻辑单元,因此新型的逻辑单元性能明显优于目前商用的FPGA.     

进位保留阵列乘法器的一种内建自测试

对进位保留阵列乘法器提出了一种内建自测试方案。设计实现了采用累加器生成测试序列和压缩响应,并提出了一种改进的测试向量生成方法。分析与实验结果表明,该方案能实现非冗余固定型故障的完全覆盖。由于乘法器在数据通路中常伴有累加器,该方案通过对已有累加器的复用,作为测试序列生成和响应压缩,减少了硬件占用和系统性能占用,同时具有测试向量少、故障覆盖率高的特点。     

一种新的树型乘法器的设计

理论上Wallace树结构加法器是乘法器中完成部分积求和的最快的多操作加法器，但其互连复杂难于实现。针对32位树乘法器，在分析阵列结构的基础上，对部分积重新合理分组，并采用延迟平衡的4-2压缩器电路结构，提出一种新的阵列组织结构。该结构与现有其他结构相比具有AT^2最小的特点，比传统的Wallace树结构减少了约18％，并且布局规整，布线规则，易于VLSI实现。     

一种快速的改进CLA加法器设计

介绍一种在CLA基础上改进的快速加法器算法设计。文中详细阐述了该算法的推导,以及部分硬件实现电路图,并对输入为两个106比特操作数的加法器进行了性能仿真,从仿真结果可以看出,新的加法器算法使先行进位加法器的速度得到很大的提高。     

一种新型数字频率乘法器

提出一种新型的数字频率乘法器,它具有与已有的频率乘法器不同的误差特性,新型乘法器具有较高的频率乘法精度,尤其在大 法系数下精度更高,在其运算精度还可通过增大其中的相位累加器字长的方法得以进一步地提高,新型数字频率乘法器还引篱一些新的特点：频率乘法系数可程;可输出各种波形的信号,文中对新型频率乘法器的原理、误差特性及实现 较详细的介绍和讨论,以具体实例验 新型频率乘法器比原有频率乘法器具有更高的精度     

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。     

一种模拟乘法器宏模型

本文提出了一种能够较全面反映模拟乘法器 BG314(MC1595L)特性并可适用于不同外围元件参数的模拟乘法器宏模型.该模型的元件参数由BG314的内部元件和外围元件参数确定。为了在高频率下宏模型有较高的精度,在宏模型的电路中设立了两个主要的极点和一个零点,使对频率特性的分析可达近50MHz.使用该宏模型可以实现对 BG 314的十余个技术指标的模拟.     

基于CORDIC算法的乘法器的VLSI实现

提出了满足大整数相乘的CORDIC算法的改进措施,给出了改进后算法的VLSI结构及其VHDL代码的仿真时序,与理论计算结果相比较,修正后的CORDIC算法的大整数乘积运算结果与理论计算结果基本一致,可以满足数字系统设计中对大整数相乘设计要求。     

高速高精度CORDIC处理器的ASIC实现

针对数字信号处理领域复数运算的要求,实现了一种16位高速高精度复数运算的通用CORDIC处理器。电路采用半定制设计流程,在200M时钟频率下通过Nanosim后仿真表明,电路达到了高速高精度的设计要求。可广泛应用于雷达、信号处理、通信等涉及到复数运算的领域。     

十进制全加器与十进制全减器及乘法器的T门网络设计

十值T门是一种多功能通用逻辑部件,具有独立的功能完备性,它可以实现任何组合逻辑和时序逻辑.使用十值T门设计出了十进制全加器,全减器及乘法器,并分别利用全加器与全减器构成了十进制加法器和减法器.     

基于VHDL的MBA-WT乘法器设计

分析了设计高速乘法器所用的算法,并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器.该乘法器采用了改进Booth算法,可使部分积的个数减少1/2;也采用Wallace树型结构的加法器,完成N个部分积需要O(logN)次加法时间;再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度.整个设计用VHDL语言实现并由Modelsim以及Synplify仿真验证.     

基于FPGA的乘法器设计与实现

本文分析介绍了几种基本乘法器的原理,它的实现基础是1-digit×1-digit乘法和多操作数加法。大多数FPGA系列包括快速实现和成本效益好的乘法器的基本元件。通过硬件描述语言分别对几种乘法器进行了FPGA设计与实现,最后从运算速度、所占用逻辑资源以及操作数长度等方面对乘法器的性能进行了分析和比较。     

一种新型低压COMS四象限模拟乘法器

一种新型低压CMOS四象限模拟乘法器以源衰减器和全差分电流传输器(FDCC )为核心,当电源电压为±1.5V时,电路功耗小于75μW.该乘法器电路具有较好的线性输入范围,达到±1V,当输入电压范围限于±0.8V时,非线性误差小于0.6%,-3dB带宽约为10MHz.     

基于FPGA的乘法器设计和实现

乘法器是数字信号处理领域的基本逻辑部件,应用广泛。用Verilog硬件描述语言设计了加法树乘法器、查找表乘法器和Booth乘法器,在Modelsim软件环境下进行了仿真,在QuartusII开发平台上基于Stratix器件对这三种方案进行了综合验证,并对结果进行了分析和比较。     

进位保留加法器的命题投影时序逻辑组合验证

为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法．该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性．进位保留加法器的验证实例说明了该方法的可行性．     

FPU中一种高速乘法运算电路的设计与实现

在FPU的设计中，乘法运算电路是设计高精度高速度的乘法电路的重要部分，对提高整个FPU的性能具有重要的意义。通过对浮点处理单元(FPU)的体系结构的分析，比较了速度和规模分析并行通用乘法器之间的优缺点，结合FPU整体设计以及兼顾速度和规模，提出一种不同于通用乘法器设计的方法。该方法采用指数、尾数两条数据通道，用基-4的Booth算法和桶形移位寄存器，通过迭代完成乘法计算，并用VerilogHDL语言编写模块。用Modelsim进行仿真验证。这种方法速度快、占用硬件资源少，适于在FPU中实现，也可以做为一个独立的乘法器使用。