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共有20条相似文献,以下是第1-20项 搜索用时 547 毫秒

1.  流水线模数转换器设计  
   张睿  尹勇生《电子测量与仪器学报》,2012年第26卷第3期
   设计了一款14位、125MS/s流水线模数转换器(ADC)。通过前端采样/保持电路(SHA)消除对输入信号采样的孔径误差,采用4位结构的首级转换电路提高ADC线性性能,设计了带输入缓冲的栅压自举开关以缓解首级转换电路输入采样开关中自举电容对SHA的负载效应,流水线ADC级间通过逐级按比例缩减策略使功耗得到节省。该设计采用0.18μm 1P5MCMOS工艺,ADC版图面积2.3 mm×1.4 mm。Spectre后仿真结果显示,采样频率125 MHz、输入信号在接近Nyquist频率(61MHz)处时信号噪声畸变比(SNDR)和无杂散动态范围(SFDR)可分别达到75.7 dB和85.9 dB。在1.8V电源电压下,ADC核心部分功耗为263 mW。    

2.  8位高速低功耗流水线型ADC的设计技术研究  
   居水荣  刘敏杰  朱樟明《电子器件》,2015年第38卷第4期
   采用7级子ADC流水线结构设计了一个8位80MS/s的低功耗模数转换电路。为减小整个ADC的芯片面积和功耗,改善其谐波失真和噪声特性,重点考虑了第一级子ADC中MDAC的设计,将整个ADC的采样保持电路集成在第一级子ADC的MDAC中,并且采用逐级缩放技术设计7级子ADC的电路结构,在版图设计中考虑每一级子ADC中的电容及放大器的对称性。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为53dB,有效位数(ENOB)为7.98位,该ADC的芯片面积只有0.56mm2,典型的功耗电流仅为22mA。整个ADC性能达到设计要求。    

3.  一种用于12位250MSPS流水线ADC的中频采样前端  
   钱宏文  陈珍海  于宗光《中国电子科学研究院学报》,2014年第9卷第5期
   设计了一种具有中频采样功能的流水线ADC采样保持前端电路.采样保持前端电路采用基于开关电容的底板采样翻转式结构,运算放大器采用了米勒补偿型两级结构以提高信号摆幅,采样开关采用了消除衬底偏置效应的自举开关以提高中频采样特性.该采样保持前端电路被运用于一种12位250 MSPS流水线ADC,电路采用0.18μm lP5M 1.8 V CMOS工艺实现,测试结果表明该ADC电路在全速采样条件下对于20 MHz的输入信号得到的SNR为69.92 dB,SFDR为81.17 dB,-3 dB带宽达700 MHz以上,整个前端电路的功耗为58 mW.    

4.  一种模数转换电路的关键设计技术研究  
   谢亚伟  居水荣  孟亚华  王珍  李欢《科技创新与应用》,2018年第28期
   采用每级为1.5位精度的7级流水线结构也即7级子ADC设计了一个8位80MS/s的低功耗模数转换电路。重点考虑了该ADC中的采样保持电路和每一级子ADC中的动态比较器的结构设计,以提升整个ADC的性能、降低整个ADC的芯片面积和功耗。采用0.18μm CMOS工艺完成加工后,测得该ADC在输入信号为36.25MHz,采样速率为80MHz下的信噪比(SNR)为49.6d B,有效位数(ENOB)为7.98位,典型的功耗电流只有18m A,整个ADC的芯片面积为0.5mm2。    

5.  一种低功耗12位30 MHz流水线A/D转换器  
   钱文荣  戴庆元  朱红卫《微电子学》,2008年第38卷第2期
   设计了一种12位30 MHz 1.8 V流水线结构A/D转换器,该A/D转换器采用相邻级运算放大器共享技术和逐级电容缩减技术,其优点是可以大大减小芯片的功耗和面积.电路采用级联一个高性能前置采样保持单元和五个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来降低功耗.结果显示,该ADC能够工作在欠采样情况下,有效输入带宽达到50 MHz.在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于10.4位.电路使用TSMC 0.18 μm 1P6M CMOS工艺,在30 MHz全速采样频率下,电路功耗仅为68 mW.    

6.  低功耗10位100MHz流水线A/D转换器设计  
   贺炜《现代电子技术》,2010年第33卷第18期
   介绍了一个10位100 MHz,1.8 V的流水线结构模/数转换器(ADC),该ADC运用相邻级运算放大器共享技术和逐级电容缩减技术,可以大大减小芯片的功耗和面积。电路采用级联1个高性能前置采样保持单元和4个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来缩减功耗。结果显示,在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于9位。电路使用TSMC 0.18μm 1P6 M CMOS工艺,在100 MHz的采样频率下,功耗仅为45 mW。    

7.  一种对失调和电容失配误差进行补偿的流水线ADC子级电路  
   戴强  戴强《电子器件》,2014年第37卷第5期
   设计一种用于高速高精度流水线ADC的流水线ADC子级电路,采用伪随机序列控制子ADC电路中比较器阵列的参考比较电压。比较器的高低位被随机分配,消除某个比较器的固有失调对子ADC量化的影响,温度计码的伪随机性可以消除MDAC电容的失配误差对余量输出的影响。电路采用0.18μm 1P5M 1.8V CMOS工艺,运用于12位250MSPS流水线ADC电路中,实际测得流水线ADC电路的SNR为69.92dB,SFDR为81.17dB。    

8.  一种14位125MHz采样/保持电路的设计  
   雷郎成《微电子学》,2011年第41卷第4期
   设计了一种高性能采样/保持(S/H)电路,采用全差分电容翻转型的主体结构,有效减小了噪声和功耗.在电路设计中,采用栅压自举开关,极大地减小了非线性失真,同时,有效地抑制了输入信号的直流偏移.采样/保持放大器电路采用折叠共源共栅结构,由于深亚微米工艺中器件本征增益减小,S/H电路为达到更高增益,采用增益提升技术.设计的采样/保持电路采用0.18μm1P5M工艺实现,在1.8V电源电压、125 MHz采样速率下,输出差动摆幅达到2 V(VP-P),输入信号到奈奎斯特频率时仍能达到98 dB以上的无杂散动态范围(SFDR),其性能满足14位精度、125MHz转换速率的流水线ADC要求.    

9.  一种16.9mW 10 bit 50 Msample/s流水线ADC IP核设计  
   陈珍海   袁俊   郭良权   于宗光  《电子器件》,2008年第31卷第4期
   设计了一个10位50 Msample/s流水线ADC IP核.采用SMIC 0.25 μm 1P5M数字CMOS工艺,通过使用运算放大器共享技术、电容逐级缩减技术和对单元电路的优化,使得整个IP核面积仅为0.24 mm2.仿真结果表明,在50 MHz采样率、输入信号为2.04 MHz正弦信号情况下,该ADC模块具有8.9 bit的有效分辨率,最大微分非线性为0.65 LSB,最大积分非线性为1.25 LSB,而整个模块的功耗仅为16.9 mW.    

10.  用于流水线ADC的高精度SHA-Less电路  被引次数:2
   赵磊  杨银堂  朱樟明  刘帘羲《半导体学报》,2012年第33卷第2期
   本文提出了一种适用于高速、高精度流水线ADC的无采样保持运算放大器(SHA-less)结构。使用可变电阻带宽修调电路以及MDAC与flash ADC的对称性设计,减少了两种单元电路间的采样误差,通过增加MDAC采样电容复位时钟和独立的flash ADC采样电容技术,消除了采样电容残留电荷引起的踢回噪声。本设计作为14位125-MS/s流水线ADC的前端转换级,基于ASMC 0.35- BiCMOS工艺的仿真和测试结果表明,前端转换级芯片面积1.4?2.9 mm2,使用带宽修调后,125 MHz采样,30.8 MHz输入信号下,SNR从63.8 dB提高到70.6 dB,SFDR从72.5 dB提高到81.3 dB,转换器的动态性能在150 MHz的输入信号频率下无明显下降。    

11.  用于12位250 MS/s电荷域ADC的2.5位子级电路  
   陈珍海  钱宏文  薛颜  何宁业  何晓雄《微电子学》,2020年第50卷第1期
   提出了一种用于12位250 MS/s电荷域流水线模数转换器(ADC)的2.5位子级电路。采用增强型电荷传输电路,实现电荷传输和余量电荷计算,省去了传统流水线ADC中的高性能运放,大幅降低了ADC的功耗。该2.5位子级电路被应用于一种12位250 MS/s电荷域流水线ADC中,并采用0.18 μm CMOS工艺实现。测试结果表明,在250 MS/s采样率、20.1 MHz输入频率下,该ADC的SNR为65.3 dBFS。    

12.  一种采用4bit MDAC的12bit流水线模数转换器  
   庞瑞龙  赵毅强  岳森  秦国轩《半导体技术》,2014年第2期
   采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。    

13.  一个没有采用校准技术的12位分辨率100兆采样率的流水线模数转换器  被引次数:1
   蔡小波  李福乐  张春  王志华《半导体学报》,2010年第31卷第11期
   本文给出了一个基于0.18um CMOS工艺的12bit 100MS/s的流水线ADC。其中第一级采用了3.5比特结构以降低对电容匹配的要求,采样保持放大器、第一级和第二级均采用了自举开关以改善ADC线性度,后级采用级缩减技术节省了功耗和面积。当输入信号频率为15.5MHz、采样率为100MHz时,该ADC达到了79.8dB的SFDR和10.5bit的有效位数。芯片采用1.8V电压供电,包含输出驱动的总功耗为112mW, 芯片面积为3.51mm2 。    

14.  14位100MSPS流水线ADC的低功耗设计  
   王刚  何乐年  王煊《电路与系统学报》,2013年第18卷第2期
   为实现14位100MSPS流水线模数转换器(ADC)的低功耗设计,提出了一种新型的运放和电容共享技术。该技术将流水线ADC的前端采样保持电路(SHC)并入第一流水线级,并在后面的流水线级中相邻两级使用运放共享技术,消除了常规的运放和电容共享技术所存在的需要额外置零状态和引入的额外开关影响运放建立时间的缺点。芯片采用TSMC 0.18μm互补型金属氧化物半导体(CMOS)混合信号工艺,仿真结果表明,在100MSPS采样率和10MHz输入信号频率下,ADC可达到77.6dB的信号噪声失调比(SNDR),87.3dB的无杂散动态范围(SFDR),±0.4LSB的微分非线性(DNL),±1LSB的积分非线性(INL),0.56pJ/conv的品质因数(FOM),在3.3V供电情况下功耗为350mW。    

15.  一种具有比较器失调后台校准的无采样保持放大器型14位100MS/s流水线模数转换器  
   王晓飞  张鸿  张杰  杜鑫  郝跃《半导体学报》,2016年第37卷第3期
   本文实现了一种不具有前端采样保持放大器的14位100MS/s的流水线模数转换器。为了提高第一级采样网络的匹配性,本文提出了一种用于降低第一级子模数转换器的后台失调校准电路。后台失调校准电路保证了比较器总失调不超过内建冗余结构的校准范围。所提出的模数转换器采用0.18um CMOS工艺进行流片,面积为12mm2。在1.8V电源电压下,模数转换器功耗为237mW。测量结果显示,在100MHz采样频率、30.1MHz输入频率下,模数转换器的信号与噪声失真比(SNDR)为71dB,无杂散动态范围(SFDR)为85.4dB,最大微分非线性(DNL)为0.22LSB,最大积分非线性(INL)为1.4LSB。    

16.  1.8V 10位 50Ms/s低功耗流水线ADC的设计  被引次数:1
   李天望  叶波  江金光《微电子学与计算机》,2010年第27卷第4期
   采用每级1.5位精度的流水线结构,设计了一个10位50 Ms/ s的低功耗ADC.每级流水线所用的电容按比例缩小,大大地节省了功耗.同时提出了一种提高OTA压摆率的方法,进一步降低了电路的功耗,采用TSMC0.18μm CMOS工艺进行设计,结果表明该ADC在输入频率20MHz、采样速率50MHz下,SNR为59dB,DNL和INL分别为±0.4和±0.5 LSB,ADC的功耗为47mW.    

17.  一种高速、高精度跟踪/保持电路的设计  被引次数:1
   王海柱  王继安  杨建红  车红瑞《电子与封装》,2009年第9卷第9期
   设计了一种用于14位80MSPS流水线型模数转换器(ADC)的跟踪/保持(T/H)电路。该电路采用全差分结构、互补双极工艺。采用钳位电路提高跟踪/保持电路的线性度,在保持电容之前增加带宽限制电阻来提高跟踪/保持电路的信噪比。在5V单电源供电情况下,基于Zarlink0.6um互补双极工艺模型,对电路进行了仿真。仿真结果显示,在输入信号为39.9609MHz、80MHz采样频率下,无杂散动态范围(SFDR)为92.81dB、功耗32mW。    

18.  一种采用Replica控制PVT波动不敏感电荷传输电路的10位250MSPS电荷域流水线模数转换器  
   黄嵩人  张鸿  陈珍海  朱泷  于宗光  钱宏文  郝跃《半导体学报》,2015年第36卷第5期
   本文提供了一种低功耗电荷域10位250Msps电荷域流水线模数转换器(ADC)。通过采用基于BBD的电荷域流水线技术实现,使得ADC具有超低功耗;通过采用一种Replica控制PVT波动不敏感BCT电路,在不降低电荷传输速度的条件下抑制了PVT波动敏感性。采用0.18um CMOS工艺,在没有采用共模控制和误差校准技术的条件下,所实现的10位电荷域ADC在250MHz全速采样时对于9.9MHz正弦输入信号转换得到的无杂散动态范围(SFDR)为64.74dB,信噪失真比(SNDR)为56.9dB,有效位数(ENOB)达9.1比特,最大微分线性度(DNL)为 0.5/-0.5 LSB,最大积分线性度(INL)为 0.8/-0.85 LSB,并且在1.8V电源条件下整个电路功耗仅为45mW,整个ADC有源芯片面积为1.2×1.3 mm2。    

19.  一种57.6mW,10位,50MS/s流水线操作CMOS A/D转换器  
   黄飞鹏  王静光  何济柔  洪志良《半导体学报》,2005年第26卷第11期
   在1.8V,0.18μm CMOS工艺下,实现了10位,50MS/s流水线操作A/D转换器的设计和测试.通过优化采样电容和运算跨导放大器(OTA)电流,并采用动态比较器,从而降低功耗;采用复位结构的采样/保持和余量增益电路消除OTA失调电压的影响;优化OTA的次极点,保证其工作稳定.测试结果表明:ADC在整个量化范围内无失码,功耗为57.6mW,失调电压为0.8mV,微分非线性为-0.6~0.7LSB.对5.1MHz的输入信号量化,可获得44.9dB的信号与噪声及谐波失真比.电路面积为0.52mm2.    

20.  一种57.6mW,10位,50MS/s流水线操作CMOS A/D转换器  被引次数:6
   黄飞鹏  王静光  何济柔  洪志良《半导体学报》,2005年第26卷第11期
   在1.8V,0.18μm CMOS工艺下,实现了10位,50MS/s流水线操作A/D转换器的设计和测试.通过优化采样电容和运算跨导放大器(OTA)电流,并采用动态比较器,从而降低功耗;采用复位结构的采样/保持和余量增益电路消除OTA失调电压的影响;优化OTA的次极点,保证其工作稳定.测试结果表明:ADC在整个量化范围内无失码,功耗为57.6mW,失调电压为0.8mV,微分非线性为-0.6~0.7LSB.对5.1MHz的输入信号量化,可获得44.9dB的信号与噪声及谐波失真比.电路面积为0.52mm2.    

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