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组合电路可测试性技术的研究 总被引:1,自引:2,他引:1
随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计.文中详细分析了组合电路内建自测试的实现原理,通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX plusⅡ进行了实现. 相似文献
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基于微程序设计的内建自测试技术研究 总被引:2,自引:0,他引:2
介绍了一种基于微程序构建的控制系统内建自测试体系,设计中运用了3种不同类型的微指令,将性线移位寄存器作为响应分析器,用于电路响应信号压缩;对自测试体系在测试诊断过程中各微程序执行的工作流程和诊断原理进行详细分析.基于微程序设计的控制系统诊断体系具有较高的故障诊断和检测效果,可精确定位系统中板级电路故障. 相似文献
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基于SoC规范的存储器内建自测试设计与对比分析 总被引:4,自引:1,他引:3
集成电路深亚微米工艺技术和设计技术的迅速发展使得SoC存储器的测试问题日益成为制约其技术发展的“瓶颈”。为解决SoC中存储器走线和多IP核测试等问题,本文从嵌入式核测试标准IEEE P1500出发,采用了基于该规范的专用硬件方式内建自测试的设计及实现方法,并通过与传统的存储器内建自测试结构进行比较和分析,证明了基于该规范的内建自测试方案可以在满足功耗约束下减少走线,实现多IP核测试。 相似文献
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一种基于多目标遗传算法的CA加权测试生成方法 总被引:2,自引:1,他引:1
本文介绍一种内建自测试总体优化的测试生成方法,首先对细胞自动机的特点进行了介绍,还分析了细胞自动机结构的邻居关系和加权测试序列相关性,最后本文用多目标遗传算法来设计这种测试生成方法,并应用ISCAS'85基准电路来验证此方法。通过对具体例子的各项指标比较,说明了这种内建自测试总体优化的测试生成方法比传统的测试方法具有优越性。 相似文献
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提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。 相似文献
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片上系统中含有大量的存储器,常使用共享内建自测试电路的方法测试。内建自测试电路的插入过程受到片上系统的面积开销、测试功耗与测试时间的约束。针对这个问题,将多存储器内建自测试建模为多目标优化问题,并提出一种多目标聚类遗传退火算法。该算法在遗传算法的基础上,通过存储器聚类获得存储器兼容组,采用启发式方法获得高质量初始解,提出一种多约束条件下不同权重的目标函数,对较优个体采用模拟退火算法规避局部最优解风险。实验结果表明,该算法比遗传算法性能更优,获得存储器组解进行测试,比现有方法测试功耗降低11.3%,或测试时间降低48.7%,节省了片上测试资源与测试时间。 相似文献
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本文介绍了SOC片上嵌入式微处理器核的各种可测性方法,从是否添加可测性电路来分,可分为基于硬件的自测试方法和基于软件的自测试方法.基于硬件的自测试方法是利用各种可测性设计技术实现对微处理器核的测试,包括插入DFT测试电路的方法和基于BIST技术的功能性测试方法.本文提出了一种BIST型的具体测试结构,可用于测试一个简单8位处理器核;基于软件的自测试方法则是利用处理器核本身的指令集来实现自我测试.文中最后分析了这2类测试方法的优缺点和未来微处理器核的测试发展方向. 相似文献
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Kiamilev F.E. Krishnamoorthy A.V. 《IEEE journal of selected topics in quantum electronics》1999,5(2):287-295
This paper describes the design, electrical, and optical test results for a high-speed 32-channel CMOS vertical-cavity surface emitting laser (VCSEL) driver integrated circuits with built-in self-test and clock generation circuitry. The circuit design and silicon parts are available to the research community through the Consortium for Optical and Optoelectronic Technologies in Computing (CO-OP) and the Optoelectronics Industry Association (OIDA). This device is specifically targeted at users building VCSEL-based smart photonic system demonstrators. A ten-channel version of this driver chip is also available with the same functionality and performance 相似文献
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李晓维 《电子测量与仪器学报》1994,8(1):1-6
本文提出一种并行反馈式内置自测试设计结构,这是对[1][2]中所述方案的改进。状态转移图的拓扑结构分析结果表明:这是一种有效的自测试结构。文中探讨了输出特征的混淆问题,给出了适用于所述BIST结构、能减小和消除特征混淆的解决方案。 相似文献
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在微纳米级工艺中,嵌入式存储器出现开路故障的概率增高,从而带来动态故障。当静态故障与动态故障同时存在时,传统的暂停导出内建自测试设计虽然可以将故障诊断数据正确输出,但存在诊断数据冗余的问题。因此,提出一种动态故障诊断数据压缩的内建自测试设计。在不影响诊断数据完好性的前提下,识别故障模式为行故障、列故障与单元故障,并对其诊断数据进行压缩解决诊断数据冗余的问题。仿真结果表明,该设计能够正确压缩动态故障诊断数据,大幅度提高输出效率,减少输出时间,并且面积开销较小。在8 K×16的存储器的面积开销为3.16%,20%行列故障与5%动态故障下诊断数据压缩比为3.96%。 相似文献