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直接数字频率合成中杂散功率计算 总被引:1,自引:0,他引:1
直接数字频率合成器由于其频率切换快、频率分辨力高、频率切换时相位连续等优点正得到广泛应用,其输出杂散功率是人们关心的重要指标。本文分析了相位截断误差和幅度量化误差引起的杂散功率,推导了一个计算杂散功率的公式,该公式简单但精度高。 相似文献
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基于PLL频率合成器锁相环的降噪技术 总被引:2,自引:1,他引:1
随着无线通信技术的发展以及测试仪器小型化的需要,基于PLL频率合成器锁相环的应用也越来越广泛,这就提出了一个如何在此类锁相环中获得低相位噪声信号的问题。本文简要介绍了PLL频率合成器的基本概念、锁相环的噪声源以及基于频率合成器锁相环相位噪声的估算,在此基础上结合理论推导和工程经验提出了改善相位噪声指标的几种技术措施,包括提高鉴相灵敏度和鉴相频率、优化环路滤波器、改善电源滤波等多种手段。实践证明方法可行有效,获得的环路输出信号不但相位噪声指标满足设计要求,而且杂散信号较少且幅度很低,也为其他该类锁相环的设计和调试提供了有益的参考。 相似文献
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在Z源逆变器的光伏发电系统中,系统由直通状态到非直通状态转换时母线会产生寄生电压,增加了并网电能的谐波含量,严重影响了并网电能质量,同时增加了主回路损耗,降低了系统效率。针对此现象,在考虑杂散参数的基础上建立了Z源逆变器的等效模型。通过该模型的电路方程分析了母线寄生电压的产生机理及各杂散参数对母线寄生电压的影响规律,在此基础上,设计了一种母线寄生电压抑制电路。将其应用于1台基于Z源逆变器的光伏发电系统上,能够有效抑制Z源逆变器母线寄生电压,说明该方案具有可行性。 相似文献
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杂散电流会侵蚀地铁沿线埋地金属管道和钢筋混凝土结构进而降低建筑物的强度和耐久性。现有的杂散电流分布模型由于多是单一列车驱动且边界条件为一个或两个变电站,存在模型结构简单且边界条件与实际情形有较大区别等缺陷,致使其仿真结果与实测值存在较大误差。文中将列车及变电所等效为直流源共同对地注入电流,再从杂散电流分布特性出发,基于契合实际状况下的"行车轨道—排流钢筋结构—金属网—大地土壤"四层地网结构方法,利用微元等值电路推出单注入源作用下大地电气量的分布模型,接着将各个单独注入源作用结果进行叠加,得到整条线路上电气量的分布模型。基于成都地铁线路数据,利用所提多列车杂散电流分布模型对全线杂散电流进行编程仿真,预测其在整条线路上的分布,对地铁杂散电流前期施工及后期防护提供参考。 相似文献
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本文给出了一款基于DDS+PLL+混频技术的0.3~1300MHz扫频源设计,并对这种方案进行了可行性分析。该方案为DDS激励PLL的方案,用到两个锁相环。其中一路由DDS输出作为PLL的激励信号,PLL设计成N倍频环;另一路经过锁相得到固定频率信号,最终这两路信号再进行混频。针对目标市场,在考虑成本的前提下,方案保证了一定的相位噪声和杂散抑制,对输出电平平坦度做了一定的控制,同时利用DDS的高频率分辨率、容易实现程序控制等优点以及PLL很高的工作频率和良好的窄带滤波特性,实现了小步进、切换时间短的宽带扫频源。测试结果达到了预期目的,证明了方案的可行性。 相似文献
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基于集成频率合成器的锁相环设计 总被引:2,自引:0,他引:2
郝绍杰 《国外电子测量技术》2008,27(1):12-15
本文介绍了采用直接数字频率合成器(DDS)和集成锁相频率合成器PE3236设计2.4G-4.4G Hz本振信号源的新方法,与传统采用小数分频的设计方法相比,具有电路简单、功耗低、体积小等优点,经制作实验电路板验证,试验电路的单边带相位噪声和频率分辨率都达到了预先的设计要求,试验取得了预期的效果. 相似文献
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基于DDS和PLL技术的微波捷变频频综模拟器 总被引:1,自引:0,他引:1
现代雷达及跳频通信系统对微波捷变频频综提出了越来越高的要求,DDS和PLL技术是当今主要的捷变频信号合成方法.本文提出了一种基于DDS和PLL技术的微波捷变频频综模拟器,能够满足现代高精度信号源分析仪对捷变频信号捷变频时间的检测和演示,同时也是一种理想的微波捷变频频综实现方案. 相似文献
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Debashis Mandal Pradip Mandal Tarun Kanti Bhattacharyya 《International Journal of Circuit Theory and Applications》2015,43(12):1815-1831
This paper proposes a new spur reducing architecture of phase‐locked loop‐based frequency synthesizer. With an array of switched capacitors and a delay locked loop, the charge coming from its charge pump is evenly transferred to its loop filter at a fixed number of equi‐spaced time intervals. It results in the reduction of fundamental and higher‐order harmonics of the reference spur. The proposed architecture has been designed and fabricated in 180 nm CMOS technology. Randomization scheme has also been incorporated in the proposed architecture to reduce the effect of implementation mismatch on the output spur. Measured result shows about 5.47 dB reduction of fundamental spur compared to that of the conventional architecture with almost no degradation of noise performance. Copyright © 2014 John Wiley & Sons, Ltd. 相似文献
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本文首先对宽带频率合成技术基本原理及关键技术点进行了分析,然后依据设计目标给出了宽带微波锁相环和低噪声变频本振的设计方案,并对其中设计要点及所起作用进行了论述,最后通过性能测试,验证了方案的可行性和先进性,实现了大幅提高相位噪声指标,达到了预期的设计目标。 相似文献
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基于DDS+PLL技术频率合成器的设计与实现 总被引:4,自引:2,他引:2
本文介绍了DDS+PLL方式实现频率合成的基本原理和技术优势。根据GSM-1900系统对频率源的要求,提出了一种基于DDS+PLL结构频率合成器的硬件电路设计方案。借助于EDA仿真软件ADS、ADISimPLL完成了频率合成器中关键模块参数的确定,并对系统性能进行了仿真分析,最后运用AD9851、ADF4113等芯片完成了频率合成器的硬件实现,测量结果表明该频率合成器达到了设计指标,系统性能良好。 相似文献
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