IEEE1588在基于IEC61850-9-2标准的合并单元中的应用

介绍了基于IEEE 1588协议的高精度时间同步原理.讨论了IEEE 1588对时在基于IEC61850-9-2标准的合并单元中具体的硬件实现方案及软件处理流程,并针对实际工程设计了IEEE1588过程层对时组网方案.详细讨论了GARP组播注册协议(GMRP)在合并单元对时中的应用.所开发合并单元现已通过相关测试并将投...     

基于合并单元装置的高精度时间同步技术方案

智能变电站的发展对合并单元的时间同步性能提出了更高的要求,研究如何实现高精度的对时和守时功能是智能变电站发展的现实需要。文中从授时源误差、晶振特性、守时算法、逻辑处理等主要因素出发,针对合并单元装置的对时及守时技术需求,探讨了高精度时间同步的设计与实现方法。在此基础上,提出一种具有工程意义的合并单元时间同步技术的实现方案。该方案以现场可编程门阵列(FPGA)为控制核心,在FPGA内部使用不同功能模块实现各个环节的逻辑设计,并通过CPU与FPGA的相互配合实现精确的时间同步及良好的守时性能。合并单元时间同步性的试验结果及其在智能变电站的实际应用表明,该技术满足了智能变电站内合并单元装置时间同步功能的要求。     

合并单元装置级联网络风暴的防治

合并单元是智能变电站过程层网络中的关键设备,合并单元运行的稳定性对智能变电站的可靠运行至关重要。为了消除数据级联时网络风暴对合并单元的影响,提出了一种实时过滤级联网络风暴的方法。通过对级联风暴报文的特点进行分析,提出硬件过滤和软件过滤相结合的过滤方法实现合并单元级联时网络风暴的抑制。在硬件过滤上通过多重过滤与流控单元,实时有效控制风暴报文流入;在软件过滤上根据IEC 61850-9-2报文特点通过多重过滤算法,有效过滤风暴报文。通过网络风暴测试平台对上述方法进行了测试,有效验证了该方法的可靠性,提升了合并单元装置在智能变电站中运行的稳定性与可靠性。     

数字化变电站中实现电压电流同步的合并单元

基于对合并单元的本质功能就在于实现电压电流信号同步的认识,对合并单元原定义给出了新的阐释,梳理了合并单元的标准,并按照更好实现采样数据同步的误差要求,讨论了目前规定使用的三种站级同步信号,根据模块化思想分析了其电压电流同步功能的实现过程,介绍了现有的合并单元硬件实现方案,最后给出了合并单元发展趋势等的看法。     

取样示波器主控单元CPLD

提出一种取样示波器主控单元的设计方法和硬件软件化的设计思路，用Verilog硬件描述语言进行设计。用EDA工具进行综合和仿真，在单片CPLD上实现了取样示波器主控单元电路。     

站域信息实时同步采集中同步采样时钟的设计

站域信息实时同步采集是智能变电站中实现全景信息采集的关键技术。在研究基于全球定位系统(GPS)采样数据同步的基础上,针对合并单元同步采样时钟对晶振依赖性强,及在晶振老化、频率准确度降低的情况下输出误差较大等不足,提出了一种基于现场可编程门阵列(FPGA)的同步采样时钟闭环校正实现方法。通过对2种同步采样时钟输出误差的定量分析,证明可通过软件补偿改善输出误差,并在提高同步采样脉冲输出精度的同时,保证输出相位的一致性。实验验证表明,该方法在使用普通石英晶振时,合并单元的同步采样值能达到0.2s级精度,体现了良好的同步性能。     

智能变电站合并单元校验技术及方法的研究

本文从非线性元件带来的相位误差、幅值误差和采样的同步误差两个方面分析了合并单元的误差来源,从硬件原理和软件设计两方面探讨了合并单元校验仪的研制,从绝对延时、相对延时等项目介绍了合并单元校验的原理和方法。     

基于FPGA的智能合并单元设计仿真

面向智能变电站信息数字化、功能集成化、结构紧凑化的要求,通过分析IEC 60044-8,IEC61850-9-1/2标准,设计了一种集数据接收、同步、处理、通信等功能于一体的电子式互感器智能合并单元。利用现场可编程门阵列(FPGA)丰富的I/O口、快速的可行性和可扩展性,实现了采集器与合并单元的数据接收,并且通过Lagrange插值算法实现多路数据的同步;同步数据通过有限脉冲(FIR)滤波和先进先出(FIFO)排序处理后,在FPGA中以FT3帧格式串口发送。本设计通过硬件VHDL语言,运用Altera公司的QuartusⅡ进行开发工作,并利用该软件自带的仿真工具验证了本设计的可行性。     

GPS时钟同步在电子互感器合并单元中的应用

介绍了一种基于全球定位系统GPS(Globe Positioning System)的时间同步方法在电子互感器合并单元中的应用,并提出了在GPS秒脉冲失效情况下保持高精度同步采样信号的方案.仿真结果表明,这种方法应用在电子式互感器合并单元中是可行的.     

基于高性能FPGA的合并单元设计与实现

介绍了在合并单元功能实现中FPGA高实时性、高精度、高可靠性的应用,重点介绍了采用FPGA实现合并单元点对点SV报文收发的方法,通过FPGA实现合并单元时间同步及守时的原理及方法。在点对点SV报文收发过程中,FPGA控制DM9000C,将接收到的SV报文放在FIFO中缓存,并通过内部定时器对接收的报文打时标,在SV报文接收的间隙,FPGA配合CPU精确地控制SV报文的发送时间,保证其离散性控制在100 ns以内。在对时状态下,通过FPGA解析B码和和1588对时信息,保持合并单元的时间同步,并采用跟随算法记录秒脉冲时间间隔。在丢失外部同步信号时,FPGA时间同步模块无缝切换到守时状态,并能在长时间内保证合并单元的守时精度。     

一种遵循IEC 61850标准的合并单元同步的实现新方法

简要分析了电子式互感器和保护控制设备接口的相关国际标准，指出合并单元的设计是实现此接口的关键因素。就遵循IEC61850-9-1标准设计合并单元时所面临的同步问题，分析了需具体实现的功能，并提出了一种利用现场可编程逻辑门阵列器件解决的新方法。此方法在准确、可靠判断同步输入时钟脉冲上升沿后进行多路电流、电压同步采样，在同步输入时钟受到干扰或短时丢失时，可对其进行实时跟踪和判断，从而在输入时钟恢复正常后实现合并单元的快速同步。软件仿真和实验结果均证明了此方法的有效性。     

基于PI的合并单元同步校准实用技术

智能变电站合并单元的同步性直接关系到所采集的电气量实时数据的时间一致性。高效的合并单元同步校准系统保证了合并单元数据的一致性。研究了合并单元的同步源和同步误差产生的原因,讨论了常见的时钟同步方法。提出了基于移相法和频率微调法的合并单元校准系统,并引入比例积分调节器对合并单元校准系统进行了同步控制。实际测试结果表明:采用所提方法后,同步偏差的波动范围从原先的600 ns至900 ns区间下降到40 ns左右,证明了所提方法的有效性。     

基于CPLD的单相逆变电源设计

复杂可编程逻辑器件(CPLD)以其运算速度快、编程方便等优点得到了广泛的应用.但由于其运算能力有限,因而提出了一种基于CPLD的模数混合设计方法.逻辑部分及SPWM的产生由CPLD来完成,PI调节及反馈部分由模拟电路来设计,并构造出一个实验系统.实验结果证明,该方法具有驱动速度快、电路简单的特点.     

IEEE1588协议在合并单元中的应用与实现

数字化变电站尤其是过程层设备对同步精度要求越来越高,文中提出应用对时精度达到亚微秒级的IEEE1588协议,实现合并单元的同步功能向12路电子式电压电流互感器发送同步采样命令,为实现IEC61850T5等级的对时精度提供了很好的技术支持。简要阐述了IEEE1588时钟同步系统的工作原理和时间戳标记的具体设计方法,给出了运用ARM系列STM32F107在过程层合并单元实现IEEE1588协议的过程,并对该方案进行了性能测试,验证了运用STM32F107能够实现IEEE1588网络协议的高精度对时,满足变电站过程层对时钟同步精度的需求。     

基于电压向量的数字化母线保护电流同步方法

采样数据同步是智能变电站继电保护的关键问题。当采样数据通过过程层网络传输时,保护装置依赖于时钟源同步。提出了一种基于电压向量的数字化母线保护电流同步方案,在原有同步方案失效并导致合并单元采样失步的情况下,通过电压向量的相位差对采样数据进行同步处理,仍可保证母线保护继续投入运行。分析了同步方案的原理,介绍了同步方案的系统接线,给出了实施方案的细节:通过正序电压计算间隔采样的时间差;通过抛物线二次插值方法对采样数据进行同步处理;发生三相PT断线时需退出同步方案。RTDS数模实验结果表明同步方案可保证各种工况下母线差动保护功能的正确性,证明了同步方案的有效性和可行性。     

数字化变电站与传统变电站间光纤纵差保护研究

在使用电子式互感器的数字化变电站和使用电磁式互感器的传统变电站之间,实现差动保护的关键是两侧电气量的同步。提出了解决该问题的具体方法：数字化变电站侧的保护装置实时跟踪间隔合并单元的采样频率,传统化站的保护装置实时跟踪数字化站侧的保护装置的采样频率,从而实现两侧电气量的同步。工程应用证明该方案完全可行。