SOC中嵌入式核测试标准IEEE P1500综述与研究

集成电路深亚微米制造技术和设计技术的迅速发展使得SOC得到越来越广泛的应用。随着系统设计规模的日益复杂,SOC的测试由于系统集成了不同的多个IP核变得愈加困难,已经逐渐变成SOC发展中的瓶颈。IEEE为解决SOC测试问题提出了嵌入式核测试标准P1500。文章详细介绍了P1500的测试架构,测试访问机制TAM及核测试描述语言CTL。最后描述了SOC测试集成中的常用模式。     

基于IEEE 1500标准的IP核内建自测试设计

针对内建自测试（BIST）技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的工作原理设计了测试控制器的结构和工作流程。最终以8位超进位加法器为例,在Quartus II环境下对整个测试系统进行了功能验证。验证结果表明,IEEE 1500测试壳可在BIST控制器作用下正确完成指令和数据传输,本设计对IP核的测试功能有效可行。     

基于SOC测试的IEEE P1500标准

集成电路深亚微米工艺技术和设计技术的迅速发展使得系统芯片SOC的应用越来越广泛,而随着S0c规模的不断扩大,测试问题日益成为制约其技术发展的"瓶颈",其解决的关键是嵌入式核测试的复用.本文介绍了国际上正在制订的嵌入式核测试标准IEEE P1500,该标准旨在规范核测试接口,提高SOC级测试集成的效率.文中给出了嵌入式核测试的体系结构、P1500的主要组成部分--Wrapper结构和核测试语言CTL,以及该标准与其他协议的比较.     

运动视觉处理SOC可测性设计与实现

在设计运动视觉处理SOC时,本文中采用了基于IP的结构,虽然有设计方法先进、可复用等优点,但也使得SOC复杂性增加,也加大了系统芯片内部的数据通路完整性、IP和处理器等的测试难度.本文采用了基于IEEE P1500的测试框架结构以及BIST方法对此SOC以及其中的IP进行可测性设计的方法,有效地改善了整个SOC的测试性能,提高了SOC的可靠性.仿真试验的结果说明了其测试的有效性.     

基于SoC规范的存储器内建自测试设计与对比分析

集成电路深亚微米工艺技术和设计技术的迅速发展使得SoC存储器的测试问题日益成为制约其技术发展的“瓶颈”。为解决SoC中存储器走线和多IP核测试等问题,本文从嵌入式核测试标准IEEE P1500出发,采用了基于该规范的专用硬件方式内建自测试的设计及实现方法,并通过与传统的存储器内建自测试结构进行比较和分析,证明了基于该规范的内建自测试方案可以在满足功耗约束下减少走线,实现多IP核测试。     

系统芯片(SOC)测试

SOC是一种比较有特点的集成电路,它不能像传统的集成电路那样进行测试.除了超过10亿位的数字通讯链路和已达千兆赫的工作速度,一个SOC可能已经包括了所有类型的逻辑电路、多种CPU、各种模拟模块和几百种不同类型的存储器.特别是它面临着测试的挑战,比如时钟域的增加、复用"黑盒"芯核或IP元件的使用,以及它们之间混合IP和匹配IP芯核的应用.它们实际上可能已经使用了不同的测试方法学.本文试图划出SOC的范畴、规范SOC测试特性、回顾SOC测试的发展,分析SOC测试方法学和SOC测试系统特性.     

IEEE 1149.7 CJTAG IP核复位与选择单元模块设计

在深入研究IEEE 1149.7标准基础上,针对测试问题,构建符合标准架构的测试目标芯片CJTAG IP核,重点介绍IP核中复位与选择单元(RSU)模块的设计实现.该模块主要实现了四大功能:确定芯片启动模式、产生复位信号、逃脱检测及选择序列产生、IP核在线或离线选择.基于Quartus Ⅱ应用平台设计,通过ModelSim完成仿真验证.仿真结果表明,该复位与选择单元模块产生的信号符合IEEE1149.7标准规定,能够支持目标芯片IP核实现相应的测试功能.     

一种新颖IP核复用SOC的DFT结构--BS-TW

提出了一种基于IP复用SOC的新颖DFF结构——BS-TW(Boundary Scan Test Wrapper),此结构把边界扫描单元作为IP的测试围绕单元,实现了测试并行化,并对测试进入机制TAM进行了优化设计。经验证,用BS-TW结构实现的DFF能同时实现IP复用SOC的低测试开销和高故障覆盖率的目标。     

基于IEEE1149.7的TAP控制器命令研究

随着待测芯片的集成度越来越高,IEEE1149.1标准已很难满足芯片设计对测试与调试的要求。IEEE1149.7标准在保持与IEEE1149.1兼容的基础上增加了新功能,提供了一种全新的双引脚测试与调试方法。目前对IEEE1149.7的研究处于起步阶段,所以研究支持其的控制器命令对今后的发展具有重要的意义。本文在深入研究IEEE1149.7标准的基础上,利用QuartusII开发平台设计了基于TAP控制器命令的测试控制器,并进行了仿真验证。结果表明产生的命令测试信号符合IEEE1149.7标准对TAP控制器命令的规定。     

优化SOC测试时间的扫描链平衡及NSGA-Ⅱ设计

片上系统SOC测试时间很大程度上取决于Wrapper和测试访问机制TAM(test access mechanism)的设计。为了优化SOC测试时间,主要对Wrapper和TAM进行设计,降低单个核的测试应用时间靠优化的Wrapper,在差值二次分配平衡扫描链的基础上,对TAM进行划分,以测试时间和TAM宽度为目标进行优化,运用非支配排序目标遗传算法(NSGA-II)对模型进行求解,并采用ITC02标准电路中的d695电路为实例进行验证,结果表明该方法与基于SA、ILP算法相比,能够在降低SOC测试时间上获得较为理想的效果,并且降低相应的测试功耗,证明本实验方法切实可行。     

基于最佳交换递减的芯核测试链平衡划分

满足TAM宽度约束的芯核测试链平衡划分,可以降低SoC测试应用时间和存储开销。针对测试链平衡划分问题,建议了一种改进的求解方案。建议方案首先应用LPT算法得到初始解,然后通过迭代技术,从当前配置中选取二条测试链,应用提出的最佳交换递减算法对其内部相关的一对单元实施最佳交换,从而快速平衡测试链。将建议方案用于ITC’02基准电路芯核的测试链平衡划分。实验结果表明,与现有技术比较,建议方案可以产生更平衡的测试链划分,从而有效地降低芯核测试应用时间。     

层次型结构片上网络测试方法研究

使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法的差异,给出了与IEEEStd.1500标准兼容的测试壳设计,测试响应特征分析使用空间和时间数据压缩技术。实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量,从而降低了整体测试成本。该方法适用于不同类型的片上网络。     

基于IP核的智能化电器SOC设计与实现

提出了基于IP核的智能化电器系统芯片设计方法。在综合分析智能化电器内容的基础上 ,自行设计了构成微机保护芯片的数据采集、数据处理、保护算法、数据和任务调度等一系列模块。并将其组合实现了完成线路保护的系统芯片设计。通过在FPGA上的硬件仿真和对实际构成的保护单元的实际测试 ,验证了芯片设计的正确性。在现有设计基础上通过IP复用 ,只需改变保护算法模块和重新设置数据与任务调度模块就能设计用于其他电力设备保护的芯片。该芯片和微处理器结合构成了当今比较理想的智能化电器设计硬件平台。     

基于NAT技术的即插即用服务实现

随着互联网的发展,越来越多的网络服务提供商需要客户固定设备的IP信息,致使用户更换使用场所时需重新设置而造成不便.提出了基于网络地址转换技术的网口即插即用服务,该技术利用Linux系统平台中IPTABLES等功能进行源地址转换及目的地址转换.通过测试,用户可以在不更改用户PC任何TCP/IP协议配置的情况下接入因特网进...     

一种三维SoCs绑定前的测试时间优化方法

提出了一种在引脚和功耗限制下3D SoCs的绑定前测试方法.对IP核细粒度划分,将每个IP核的触发器数均衡分布到各层芯片上,利用TSV进行互连,设计出一种新颖的三维结构的测试外壳扫描链,同时在功耗和引脚限制下对IP核进行测试调度.实验结果表明,该方法使得芯片的测试时间获得大幅度降低的同时对功耗的需求很小.