基于芯核分层布图的3D芯片扫描链优化设计

随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。     

信号反弹作用下的3D-SIC过硅通孔测试结构

三维堆叠集成电路(3D-SIC)主要采用过硅通孔(through silicon via,TSV)技术来实现电路在垂直方向上的互连,但TSV在制造过程或绑定后阶段都有可能出现失效,导致整个芯片无法正常工作。针对通过TSV绑定后的3D芯片,利用信号在导体中传输的不可逆性,在测试信号发送端施加两次不同测试激励,在其他层的测试信号接收端增加反弹模块,再利用触发器和多路选择器将两次反馈结果进行比较,实现针对TSV的测试。实验结果表明,180nm CMOS工艺下,与同类方法比较,提出的测试结构面积和测试平均功耗分别减少59.8%和18.4%,仅仅需要12个测试时钟周期。有效地证明了结构具有面积和时间开销较小,功耗较低的特性。     

功耗约束下的3D多核芯片芯核级测试调度算法

三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销。将传统的二维芯片的绑定前和绑定后测试调度方法运用于三维堆叠集成电路的测试调度会导致测试应用时间的延长。我们分别针对未堆叠的集成电路和N(N≥2)层芯片堆叠的3D-SICs,提出了一种功耗约束下的测试调度优化算法。在ITC’02基准电路的实验结果表明,算法在功耗约束下,测试应用时间和测试数据寄存器个数分别减少多达33.8%和28.6%,证明算法能有效地权衡测试应用时间和硬件开销。     

一种三维SoCs绑定前的测试时间优化方法

提出了一种在引脚和功耗限制下3D SoCs的绑定前测试方法.对IP核细粒度划分,将每个IP核的触发器数均衡分布到各层芯片上,利用TSV进行互连,设计出一种新颖的三维结构的测试外壳扫描链,同时在功耗和引脚限制下对IP核进行测试调度.实验结果表明,该方法使得芯片的测试时间获得大幅度降低的同时对功耗的需求很小.     

参数化的嵌入式乘法器测试技术研究

设计并实现了一种利用内建自测试（built-in self-test ,BIST ）技术对Alteral公司FPGA芯片中嵌入乘法器资源实施故障检测与诊断的方法。该方法利用V HDL语言设计一种独立于乘法器内部结构测试算法,通过3次配置下载,可以检测出芯片中嵌入乘法器资源在工作模式下所有固定故障类型,同时能够对故障乘法器进行定位。最后在被测乘法器测试模型之上设计了完整的BIST 测试电路,通过对该电路的实测,验证了文中测试方法的准确性与有效性。     

一种混合模式BIST的低功耗设计

针对一种基于折叠集的test-per-clock结构的混合模式BIST进行了低功耗优化设计.该设计方案针对伪随机测试序列与折叠测试序列采用了不同的方法来优化测试生成器,在电路结构上利用双模式LFSR将两部分测试生成器有机地进行了结合.     

用于跳变故障测试的确定性逻辑内建自测试方法

BIST由于支持全速测试而成为延迟故障测试中引人关注的技术.确定性逻辑BIST(DLBIST)已成功应用于固定故障的测试中.由于DF的随机可测试性低于固定故障,故需要对DLBIST方法进行修改.DF测试需要测试向量对,因而与SAF相比,需要更多的映射与逻辑开销.本文针对广泛应用的所谓跳变故障模型,提出了用于跳变故障测试的DLBIST扩展方法,使用FJ产生向量对.实验结果表明,使用本文方法可以获得较高的故障测试效率.     

基于IEEE 1500标准的IP核内建自测试设计

针对内建自测试（BIST）技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的工作原理设计了测试控制器的结构和工作流程。最终以8位超进位加法器为例,在Quartus II环境下对整个测试系统进行了功能验证。验证结果表明,IEEE 1500测试壳可在BIST控制器作用下正确完成指令和数据传输,本设计对IP核的测试功能有效可行。     

测试性能估算的测试集重排序方法

目前在集成电路测试中,测试时间长、测试效率低是影响测试成本的关键问题之一,针对此问题提出了一种基于测试性能估算的测试集重排序方法。首先针对不同的故障类型进行分类建模,然后对每种故障类型进行仿真,通过在每个逻辑门注入故障,统计测试向量命中故障门的面积之和来估算测试向量的测试性能,最后根据测试性能的优劣对测试集进行重新排序。实验表明,对于单固定故障使用排序后的测试集测试可以减少5329%的故障检测时间。该方法是通过对电路的逻辑结构进行分析和统计然后对测试集进行优化,对ISCAS 89标准电路进行试验,与其他测试集重排序对比,有着明显的优化。算法运行完全是基于软件的,不需要增加任何硬件开销,可以直接相容于传统的集成电路测试流程。     

基于扫描链平衡的3D SoC测试优化方法

三维芯片由于其高性能和低功耗越来越受到人们的欢迎。SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上,从而实现整个系统功能复杂的集成电路。以细粒度划分的3D SoC实现了真正意义上的3D芯核。它降低了单个芯核内的局部和全局互连线的长度,在功耗和性能方面会有很大的改进。但是随着划分层数的不同,测试开销也会发生变化。本文通过扫描链平衡提出考虑测试时间和测试存储的测试开销函数,以便找到最优的划分层数。在ITC’02基准SoC集上的实验结果表明,通过扫描链平衡技术后得到的测试开销比普通测试开销最高降低了19.9%。     

基于微程序设计的内建自测试技术研究

介绍了一种基于微程序构建的控制系统内建自测试体系,设计中运用了3种不同类型的微指令,将性线移位寄存器作为响应分析器,用于电路响应信号压缩;对自测试体系在测试诊断过程中各微程序执行的工作流程和诊断原理进行详细分析.基于微程序设计的控制系统诊断体系具有较高的故障诊断和检测效果,可精确定位系统中板级电路故障.     

组合电路可测试性技术的研究

随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计,详细分析了组合电路内建自测试的实现原理.通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX pluslI将其实现.     

组合电路可测试性技术的研究

随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计.文中详细分析了组合电路内建自测试的实现原理,通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX plusⅡ进行了实现.     

发电机组总启动电气试验的实用方法研究

发电厂新建机组的设计方案、控制方法、系统结构等比以往发生了深刻的变化,发电机组总启动试验的手段也大有改观,主要在短路试验方法、核相方法、电气控制与DCS的接口、自动准同期系统、试验设备和试验组织方式等方面,对传统的试验方法做了比较大的改进。从而提高了试验操作的准确性,缩短了试验的时间,保证了试验的质量。     

SOC片上嵌入式微处理器核的可测试性技术

本文介绍了SOC片上嵌入式微处理器核的各种可测性方法,从是否添加可测性电路来分,可分为基于硬件的自测试方法和基于软件的自测试方法.基于硬件的自测试方法是利用各种可测性设计技术实现对微处理器核的测试,包括插入DFT测试电路的方法和基于BIST技术的功能性测试方法.本文提出了一种BIST型的具体测试结构,可用于测试一个简单8位处理器核;基于软件的自测试方法则是利用处理器核本身的指令集来实现自我测试.文中最后分析了这2类测试方法的优缺点和未来微处理器核的测试发展方向.     

基于Maxwell的永磁同步电机特性常数分析

基于磁路法求取电机特性是传统电机设计的一种基本手段。该方法涉及到磁路计算,针对该方法应用在复杂结构或异型结构电机设计时效率较低的问题,本文基于测试发电机法,采用Maxwell 2D和Maxwell circuit editor联合仿真的方法求取外转子永磁同步电机特性常数。样机试验结果表明该方法求取的电机特性常数与真实实验结果基本吻合。反电势常数仿真计算值与磁路法计算值对比,误差小于1%。对于电机性能要求较宽松的设计,可利用该方法代替理论计算求取电机特性,提高电机设计效率。     

一种改进D算法测试生成的关键技术研究

数字电路测试的关键在于算出测试向量,本文基于传统D算法思想提出了一种改进型的D算法。与前者相比,新算法的主要优点是：（1）加快测试向量生成的速度;（2）提高了故障覆盖率。研究了新算法的关键技术,包括D立方设计、D立方的读入和初始D路径敏化等。经实例验证,测试程序自动生成了测试向量,说明改进后的D算法是一种有效的测试生成算法,为自动测试生成系统的设计奠定了基础。