基于电路分块方法的超大规模集成电路测试技术

随着集成电路工艺和规模的飞速发展,使得VLSI测试变得日益困难,因此测试技术成为VLSI领域的一个重要研究课题。在分析VLSI测试的瓶颈问题基础上,介绍了几种电路分块算法,分析了分块算法对于VLSI测试的必要性。利用分块算法将原始电路划分为若干子块有利于采用不同BIST结构对子块进行测试,使得一定时间内电路翻转次数降低,而功耗也随之降低;通过比较并行BIST和扫描BIST的实验结果,发现并行BIST获得的系统故障覆盖率高于扫描BIST。     

一种混合模式BIST的低功耗设计

针对一种基于折叠集的test-per-clock结构的混合模式BIST进行了低功耗优化设计.该设计方案针对伪随机测试序列与折叠测试序列采用了不同的方法来优化测试生成器,在电路结构上利用双模式LFSR将两部分测试生成器有机地进行了结合.     

基于退火遗传混合算法的模拟电路诊断激励优化

本文提出基于Volterra核和模拟退火遗传混合算法的模拟电路故障诊断激励优化方法.在以Volterra核为特征向量的模拟电路故障诊断中,以相同激励信号下电路各故障状态的特征向量的集总欧氏距离作为适应度函数,对用于激励的多频正弦信号的参数进行优化,首先利用模拟退火算法形成精英团队,然后利用遗传算法寻找最佳激励信号的参数,从而提高故障诊断的效率.文中给出了退火遗传混合算法的优化方案和流程,并通过实例加以验证.     

应用改进Hilbert-Huang变换下的Volterra模型诊断OLTC机械故障

为提高有载分接开关(OLTC)机械故障诊断的自适应性、特征分辨率以及识别效率,提出一种包含聚合经验模态分解(EEMD)分解和Hilbert边际谱分析的改进HHT方法,与混沌时间序列的Volterra模型相结合来提取OLTC的机械故障特征。具体应用时,首先对OLTC切换过程中的多通道振动信号进行EEMD分解得到固有模态函数(IMF)分量,然后应用Hilbert谱分析法求取各IMF的Hilbert边际谱。进一步,应用Volterra模型根据Hilbert边际谱构建Volterra特征矩阵,以矩阵奇异值为故障特征参量。最后搭建了OLTC典型机械故障真型实验平台,采用文中方法获取并分析了几种典型机械故障的振动信号,并借助多分类支持向量机对数据集进行分类识别,验证了所提出故障诊断方法的有效性。与其他方法对比得知,新方法取得了较高的故障识别准确率。     

SOC片上嵌入式微处理器核的可测试性技术

本文介绍了SOC片上嵌入式微处理器核的各种可测性方法,从是否添加可测性电路来分,可分为基于硬件的自测试方法和基于软件的自测试方法.基于硬件的自测试方法是利用各种可测性设计技术实现对微处理器核的测试,包括插入DFT测试电路的方法和基于BIST技术的功能性测试方法.本文提出了一种BIST型的具体测试结构,可用于测试一个简单8位处理器核;基于软件的自测试方法则是利用处理器核本身的指令集来实现自我测试.文中最后分析了这2类测试方法的优缺点和未来微处理器核的测试发展方向.     

基于IEEE 1500标准的IP核内建自测试设计

针对内建自测试（BIST）技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的工作原理设计了测试控制器的结构和工作流程。最终以8位超进位加法器为例,在Quartus II环境下对整个测试系统进行了功能验证。验证结果表明,IEEE 1500测试壳可在BIST控制器作用下正确完成指令和数据传输,本设计对IP核的测试功能有效可行。     

参数化的嵌入式乘法器测试技术研究

设计并实现了一种利用内建自测试（built-in self-test ,BIST ）技术对Alteral公司FPGA芯片中嵌入乘法器资源实施故障检测与诊断的方法。该方法利用V HDL语言设计一种独立于乘法器内部结构测试算法,通过3次配置下载,可以检测出芯片中嵌入乘法器资源在工作模式下所有固定故障类型,同时能够对故障乘法器进行定位。最后在被测乘法器测试模型之上设计了完整的BIST 测试电路,通过对该电路的实测,验证了文中测试方法的准确性与有效性。     

基于混沌序列的时序数字电路BIST技术

提出一种基于混沌序列的时序数字电路的内建自测试(BIST)技术。采用混沌logistic映射模型迭代运算产生具有白噪声特性的"0-1"随机测试序列,将其作为数字电路内建测试的自动测试图形,并利用循环冗余校验(CRC)特征分析电路分析输出响应,从而得到混沌序列测试图形的响应特征码,通过特征码的不同来检测故障。实验研究表明,由于混沌迭代序列测试图形的施加顺序不唯一,因此对于时序数字电路的故障检测而言,能够比普通M序列测试的故障检测率更高,易于BIST技术实现,并适合于FPGA等大规模可编程逻辑电路的自动测试。     

基于功率潮流分析的电能计量新方法

针对非平稳畸变信号条件下电能准确合理计量问题,在非线性负载泛函级数模型的基础上,进行了功率潮流分析并提出畸变信号条件下电能计量新方法。根据泛函级数理论中Wiener核与Volterra核转换定理求得负载的Volterra核,应用Volterra级数理论将正弦输入信号条件下负载输出电流与电压用Volterra泛函级数表示。利用小波分解与重构算法对电流与电压信号进行分解与重构,求出功率潮流分析所需电流与电压的基波分量与畸变分量。结合IEEE-Std1459-2010标准定义,以半导体整流器、电力机车及两者组成的复合系统为例,对非线性负载进行功率潮流分析,依据各功率潮流的物理意义及潮流方向,提出畸变信号条件下电能计量新方法。仿真结果表明非线性负载功率潮流仿真结果与理论结果一致,基于功率潮流分析的电能计量新方法能够实现畸变信号条件下电能的合理计量。     

基于谱分析的电气化铁路弓网接触压力平稳性分析

针对弓网间动态接触压力信号的平稳性问题,提出一种基于谱分析的电气化铁路弓网接触压力平稳性分析方法。该方法利用周期图法求取接触压力信号的谱密度,利用统计学里的法则和两因素方差分析,通过分别检验接触压力数据的均值函数和自协方差函数来判定接触压力信号的平稳性。分析结果表明,基于谱分析的方法可以有效地检验动态接触压力信号的平稳性且检验结果具可靠性,这对进一步分析处理接触压力信号提供指导作用。     

基于小波核相似度量函数的谱分割算法

由于高斯核的参数敏感性,导致在传统谱分割中往往无法识别图像数据的部分特征信息,图像分割准确率下降。为提高图像分割准确率,构建了一种基于小波函数的核相似度量函数,利用小波函数的多分辨率特性,对图像进行相似度量;证明了该核函数是可容许核,分析了该函数作为相似度量函数的可行性及其多分辨率分析特性;最后,提出了基于该小波核相似度量函数的谱分割算法。在Berkeley数据库的实验结果显示,该算法能够提高图像分割结果的精度,识别图像中的细节信息。     

一种针对3D芯片的BIST设计方法

提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。     

基于微程序设计的内建自测试技术研究

介绍了一种基于微程序构建的控制系统内建自测试体系,设计中运用了3种不同类型的微指令,将性线移位寄存器作为响应分析器,用于电路响应信号压缩;对自测试体系在测试诊断过程中各微程序执行的工作流程和诊断原理进行详细分析.基于微程序设计的控制系统诊断体系具有较高的故障诊断和检测效果,可精确定位系统中板级电路故障.     

小麦不完善粒的高光谱图像检测方法研究

为了实现高光谱图像处理技术对小麦不完善粒的快速准确鉴别,研究了一种基于小麦不完善粒高光谱图像的光谱和图像特征,结合多分类支持向量机的不完善粒的识别方法。实验采集小麦不完善粒的高光谱图像,对图像进行图像增强、阈值分割等处理后,提取7个纹理特征和5个形态特征作为分类器的输入,应用多分类支持向量机分别建立并比较基于光谱特征、基于图像特征以及基于光谱和图像特征组合的不完善粒识别模型的分类精度。基于光谱特征建立的4分类模型总识别率达94.73%,黑胚粒与正常粒的识别率分别为100%、98.63%,效果较好,但虫蚀粒与破损粒的识别精度均低于90%;基于图像特征的不完善粒识别率相对较低;融合光谱与图像特征建立的4分类支持向量机模型总识别率达97.89%,其中虫蚀粒识别率从89.79%提高到95.91%,破损粒识别率从84%提高到94%,识别效果最佳。实验结果表明,高光谱成像技术可以快速、无损鉴别单籽粒小麦不完善粒,该技术在小麦种子质量快速、高通量、无损检测领域具有的应用潜力。     

组合电路可测试性技术的研究

随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计,详细分析了组合电路内建自测试的实现原理.通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX pluslI将其实现.     

组合电路可测试性技术的研究

随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计.文中详细分析了组合电路内建自测试的实现原理,通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX plusⅡ进行了实现.     

层次型结构片上网络测试方法研究

使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法的差异,给出了与IEEEStd.1500标准兼容的测试壳设计,测试响应特征分析使用空间和时间数据压缩技术。实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量,从而降低了整体测试成本。该方法适用于不同类型的片上网络。     

用于跳变故障测试的确定性逻辑内建自测试方法

BIST由于支持全速测试而成为延迟故障测试中引人关注的技术.确定性逻辑BIST(DLBIST)已成功应用于固定故障的测试中.由于DF的随机可测试性低于固定故障,故需要对DLBIST方法进行修改.DF测试需要测试向量对,因而与SAF相比,需要更多的映射与逻辑开销.本文针对广泛应用的所谓跳变故障模型,提出了用于跳变故障测试的DLBIST扩展方法,使用FJ产生向量对.实验结果表明,使用本文方法可以获得较高的故障测试效率.