支持内嵌IP芯核测试的片上网络路由器技术研究

微系统芯片测试中一个主要问题是对内嵌IP芯核的测试存取。对于基于片上网络的微系统芯片,可复用片上网络测试内嵌IP芯核,提出了支持内嵌IP芯核测试的片上网络路由器结构,分析讨论了测试模式下的无拥塞路由算法,片上网络路由器分析模型以及在片上网络平台上的测试存取链配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络,建立了片上网络测试平台,可用于分析被测芯核的测试时间和路由/交换算法。最后,使用测试基准电路集ITC’02中的微系统芯片基准电路d695进行了实验验证。     

支持多播路径传输的片上网络并行测试方法

针对基于NoC互连方式,具有多播路径传输功能的多核系统芯片,提出多播路径测试方法（Multicast paths testing method,MPTM）。首先,提出同构核的测试访问路径生成（test access path generation,TAPG）算法,消除路径死锁。其次,提出了支持片上响应比较的多播测试机制。最后,利用NoC中的虚通道设计,优化多条测试访问路径组合。实验结果表明,本方法比串行测试方法至少减少85%的测试时间;随着网络规模的扩大,效果更好。实验证明,同构核的集中分布也有利于进一步减少测试时间。     

一种三维SoCs绑定前的测试时间优化方法

提出了一种在引脚和功耗限制下3D SoCs的绑定前测试方法.对IP核细粒度划分,将每个IP核的触发器数均衡分布到各层芯片上,利用TSV进行互连,设计出一种新颖的三维结构的测试外壳扫描链,同时在功耗和引脚限制下对IP核进行测试调度.实验结果表明,该方法使得芯片的测试时间获得大幅度降低的同时对功耗的需求很小.     

片上网络互联的划分测试

在伪穷举测试的基础上,提出了一种片上网络互联的划分测试。将片上的资源（主要是路由器和通道）按一定的方法划分为4个区,然后采用伪穷举测试的方法分别对每个分区进行测试。实验证明,随着芯片规模的增大,本方法比伪穷举测试减少了测试时间和测试包数,降低了测试功耗,缩小了片上报错的范围。另外,本文还在划分测试的基础上提出了一种错误定位的方法,可以将出错的路由器或通道定位到出错分区的具体位置。     

基于随机路由的高性能片上路由器设计与仿真

片上网络作为片上系统的互联机制,解决了多核芯片扩展性、时钟同步等方面的问题。高性能片上路由器作为片上网络的核心结构,已经成为一个重要的研究课题。提出了一种基于随机路由的高性能片上路由器的设计结构,实现了虚通道技术、随机路由算法、信元反馈机制。使用Verilog完成设计,通过Modelsim软件仿真后可以证明,该路由器能够正常运行,并满足功能和时序要求,同时,使用该片上路由器的片上网络的吞吐量和平均延迟性能较好。     

层次型IP核测试环单元的设计

为了减少层次型SoC测试时间,实现父核与子核的并行测试,本文设计了一种的测试环单元结构。该测试环单元通过在内部增加一个一位的寄存器,用来满足父核测试对子核的要求,解决层次型SoC中父核与子核并行测试的冲突。利用VerilogHDL进行设计,在QuartusⅡ下通过仿真验证。结果表明此结构安全性得到可靠地保障。     

基于SystemC的三维片上网络仿真器设计

多处理器片上系统对通信带宽的要求与日俱增,结合三维集成电路和片上网络的优点,三维片上网络(3DNoC)被提出以满足高性能、多功能、缩小芯片面积等设计要求。为了在设计初期进行系统的性能仿真,建立1个周期精确的可配置仿真器显得尤为重要。基于SystemC环境设计了1个系统级三维片上网络仿真器,该仿真器包括处理器模块、存储器模块和互联结构模块,并且支持并行程序在仿真器上运行,能够在设计初期对加载了应用程序后的系统性能进行仿真。使用该仿真器,可以进行三维片上网络的互联结构,路由算法和程序运行性能等方面的探索和研究。     

基于正弦余弦算法的NoC测试规划研究

如何实现多约束条件下测试时间优化是目前片上网络(NoC)测试中亟待解决的问题。提出一种基于正弦余弦算法(SCA)的NoC测试规划优化方法。采用专用TAM的并行测试方法,在满足功耗、引脚约束的条件下,建立测试规划模型,对NoC进行测试。通过群体围绕最优解进行正弦、余弦的波动,以及多个随机算子和自适应变量进行寻优,达到最小化测试时间的目的。在ITC’02 test benchmarks测试集上进行对比实验,结果表明相比粒子群优化(PSO)算法,提出的算法能够获得更短的测试时间。     

基于ATE的MCU芯片并行测试技术研究

讨论了MCU芯片测试需求及难点,针对测试过程中可能会遇到的接口板通用性和信号完整性问题给出解决方案。以FPGA为主控器件设计继电器矩阵控制电路,并通过阻抗匹配和等延时设计使多通道信号达到可靠性要求。解决了测试系统接口板的单一性、专用性问题,缩短了开发周期。通过自动测试系统验证,MCU芯片并行测试实验中功能匹配测试、频率测试和参数测试可独立使用测试资源,实现了完全并行测试,与传统串行测试方法相比节约了测试时间,提高了芯片测试效率。     

基于混合遗传蚁群算法的数字微流控芯片测试路径规划

数字微流控芯片在生化检测领域的应用越来越广泛,为保障芯片的可靠性必须对其进行全面且高效的故障测试。随着芯片规模的扩大,故障测试问题也越来越复杂。针对数字微流控芯片的灾难性故障测试,为提高故障测试方法的时间效率,本文提出了一种基于混合遗传蚁群算法的测试路径规划方案。首先,该方案优化了芯片故障测试模型的转化过程;其次,先利用遗传算法的全局特性生成全局较优测试路径,并根据较优测试路径形成蚁群算法的初始信息素分布;最后,再利用蚁群算法搜索最优测试路径。该方案适用于离线测试和在线测试,能够兼容规则和非规则芯片。实验仿真结果表明,该方案提高了测试模型转化的效率,在获得较优测试路径的同时改善了测试算法的收敛特性,提高了测试方法的时间效率。     

基于云进化算法的NoC资源节点优化测试研究

针对NoC（Network on Chip）中资源节点测试难题,提出了一种结合云进化算法来优化并行测试的方法。该方法结合NoC Mesh结构特点,采用NoC重用的测试访问机制和XY路由方式,在系统功耗限制条件下,运用云进化算法对不同节点进行组合优化,快速收敛到最佳测试节点序列,达到缩短测试时间的目的。针对大规模的NoC采用划分测试方法,以进一步缩短测试时间。不同规模NoC试验的结果表明,与进化算法相比,云进化算法在测试时间上分别有14.3%及19.6%的优化率,可有效提高测试效率。     

基于IBA优化变权时间Petri网的3D NoC测试规划

为了提高三维片上网络(three dimensional network-on-chip,3D NoC)测试效率,结合3D NoC测试的特点建立了一种变权时间Petri网的测试模型,设置算法权值与变迁时延相关联,对Petri网变迁进行动态变权处理。在此基础上,将变迁激发序列作为IP核并行测试任务规划方案,采用简化蝙蝠位置更新方程的改进蝙蝠算法对其进行优化求解。将蝙蝠的位置更新规则融入到Petri网进化规则中,简化了推理过程,避免算法陷入早熟,提高了收敛速度。采用ITC’02测试基准作为实验对象,仿真结果表明,与其他算法相比,模型可以有效的描述3D NoC测试规划问题,最大时间优化率达到13.9%,提高了测试效率。     

面向NoC多核芯片组的任务映射算法

片上网络（Network On Chip,NoC）是一种高效的片上互连技术。由于NoC的数据通讯具有并发、分离的特性,因此可以方便的在板级集成多块NoC多核芯片协同工作,构成NoC多核芯片组,快速提供更强大的处理能力。板级通讯的数据链路带宽远小于芯片内的带宽,因此必须尽力减小芯片间的数据通讯量。针对这一问题,提出一种面向NoC多核芯片组的任务映射算法。实验表明,该算法可以使芯片间的数据通讯量比初始映射降低24%,能显著提高系统性能。     

90nm和65nm工艺下片上网络互连串扰故障模型分析

随着晶体管制造尺寸的越来越小,集成密度的越来越高,耦合电容与电感之间所引起的相邻互连线间的干扰噪声成倍增加,对高速高密度纳米级超大规模集成电路造成极大危害。阐述了包括片上网络（Network-on-Chip,NoC）在内的高速互连电路串扰型故障的基本原理及串扰耦合模型,阐述了高速互连电路串扰型故障测试的主次因素机理等,并用HSPICE仿真验证了基于90nm和65nm的NoC参数下MA、MT故障模型中U型传输线线宽和线间距对串扰的影响。仿真结果表明,线间距越小,线间的高速互连串扰现象愈明显。     

片上网络互连串扰故障模型的研究及改进

片上网络NoC(network-on-chip)做为微系统芯片SoC(system-on-chip)的一种拓展,结构规模巨大,内部互连复杂,在高速通信时的线间串扰故障也越来越严重。对NoC的通讯模型和结构做了介绍,阐述了包括NoC在内的高速互连电路串扰型故障的基本测试原理,并使用HSPICE仿真验证了相关机理和MA故障模型的正确性,对MT故障模型在上升态和下降态攻击线互为奇模串扰时受害线受到的串扰影响提出质疑,并对HT故障模型进行了改进。改进后的HT故障模型去掉了冗余项,使其在原有基础上更加简化。     

星型子网的NoC映射研究

处理单元映射是NoC设计的重要环节,其实施结果对NoC通信功耗及QoS约束的满足均起着决定性的作用。本文选取的NoC拓扑结构为星型子网的片上网路结构SSBM NoC（Star-Subnet-Based-Mesh NoC）。为保证系统实时性和低能耗,文中建立了延时约束下功耗最小的NoC映射模型,提出了一种基于改进粒子群算法的优化方法。针对NoC映射的特点,在粒子群算法中引入了交换子和交换序算子,确保了映射的有效性。实验结果表明,文中算法在满足延时约束下,降低NoC通讯功耗20%以上,证明该算法优化效果显著。     

8核NoC原型芯片设计与应用性能评估

片上网络（Network On Chip,NoC）是最具潜力的下一代片上互连技术。但NoC架构的引入也带来了芯片设计复杂度的大幅提高,从而使得传统仿真方式会消耗过多的时间。提出了一种有效的基于FPGA器件的多核系统原型设计与性能评估方法。实现了一款集成了8个处理核的NoC架构下的多处理核系统原型,并通过两种实际应用对系统性能进行评估和探索。实验结果表明,该原型在矩阵乘法应用和JPEG图片解码应用中加速比最高分别可达到7.53和2.75。而相对于层次化总线架构,NoC架构的通信性能可提高5%～40%。     

Improving Networks‐on‐Chip performability: A topology‐based approach

The performability metric is commonly used in Networks‐on‐Chip (NoC)‐based systems to represent their abilities to successfully complete specific tasks in finite time intervals. In this paper, we present a novel topology‐based performability model for NoC‐based systems. The model is used to evaluate the performability of NoC‐based systems at early design phases. A comparative study of nine commonly used network architectures is performed using the proposed model. The purpose of the study is to explore the impact of the network topology on the performability of NoC‐based systems. Using the output from this study, a new methodology is proposed to improve the performability of a given application at early design phases. In this methodology, a joint consideration of five design parameters (network topology, target application traffic distribution, mapping of processing elements, noise power, and voltage swing) is carried out. Using the proposed methodology, designers can select the optimal topology for a given application that maximizes system performability. The effectiveness of the proposed methodology in determining the optimal topology is verified by experimental work and validated through a case study of a video application. Copyright © 2010 John Wiley & Sons, Ltd.