编译指导的多线程低功耗技术研究

多线程和低功耗将是研究下一代微处理器结构所要解决和实现的重点目标之一，提出了一个在SMT体系结构中通过动态调整CPU执行频率降低功耗的计算模型，进一步分析和讨论了如何在编译时识别具有可使处理部件降低频率执行的期望区间，并给出了调整频率和能量分析的计算模型以及编译实现策略，目的是在不降低或不明显降低程序执行性能的情况下，显著降低处理器的功率／能量消耗，理论上该模型也可以用于superscalar和multiprocessor体系结构。     

编译低功耗优化技术的研究

低功耗技术越来越受到下一代微处理器系统和编译研究工作者的重视。一向认为是硬件研究内容的低功耗技术,事实上,在微处理器发展的今天,又展现出了一种新的潜在的开发空间和研究内容,那就是通过软件技术降低系统的功耗。这一部分潜力空间是仅通过硬件技术无法涉足的,只有通过软件方法来解决,但这种软件低功耗技术又很难强加给应用程序编写者。文章结合笔者在编译时低功耗优化技术的研究工作,对目前该方向的研究方法、编译策略和实现技术进行了论述和探讨。     

多线程计算模型、体系结构与编译技术

1 引言在过去的30年里,计算机体系结构经历了长足的发展,超标量、超流水线、VLIW等先进思想显著地提高了计算机的性能,但这些单线程的体系结构在提高指令级并行度方面也面临着巨大的困难。多线程体系结构被认为是一种提高并行度的有效模型,它结合了数据流结构和传统的冯·诺依曼控制流结构,既保持了指令执行的高性能,又实现了处理器的高     

低功耗编译的若干相关技术

本文综述低功耗编译相关技术。首先简要介绍了若干低功耗领域的基本术语之后,总结出了可用于降低功耗的三类编译手段：选取有助于降低功耗的传统优化,考虑功耗因素改造现有优化技术和通过编译制导配合硬件降低功耗。其次简单介绍了多线程系统和功耗模型的相关研究,最后,文章给出了低功耗编译领域研完的若干有潜力的方面,供有志进行这方面研究的研究人员参考。     

基于多线程结构的编译优化技术

编码优化是多线程技术中的一个重要组成部分,也是目前多线程研究中比较薄弱的环节。本文讨论了初步多线程换型中相关的编译优化技术,并给出了基本的分析和比较结果     

软件流水的低功耗编译技术研究

对具有可动态独立调整运行频率/电压的多功能部件配置结构M,基于全局调度的循环依赖关系,使用ILP形式化框架,研究了对给定循环L进行动态频率/电压调整的低功耗软件流水调度的编译优化技术.提出了一种合理而有效的低功耗最优化软件流水调度方法,使其在运行时保持性能不变而消耗的功耗/能量最小.     

基于编译的低功耗技术研究

功耗问题已经成为高性能微处理器设计过程中考虑的一个重要因素。但影响功耗的决不只是硬件本身,软件的调度优化亦能够降低功耗。本文从编译器角度介绍降低功耗技术,并基于芯片功耗的来源,着重研究了降低功耗为目标的编译优化技术。最后展望了一下低功耗编译器研究今后面临的挑战。     

多线程技术与并行计算

1 引言自七十年代以来,多线程技术已逐渐渗透到计算机体系结构的方方面面。出现了多线程结构的并行机,如Tera(1990),Stanford的DASH(1988),MIT的Alewife(1989),等;在操作系统方面,CMU的Mach/OS(1986),Solaris、AIX、Linux等Unix操作系统,以及目前流行的PC机操作系统Windows系列等,都已不同程度地采用了多线程技     

超长指令字计算机体系结构及其优化编译技术

超长指令字技术作为并行处理技术的一个重要组成部分而日益得到重视和研究。本文对ＶＬＩＷ计算机的体系结构及其优化编译器中所常用的优化技术－代码压缩算法做了较全面的综述。     

多线程体系结构现状及发展

一、引言多线程体系结构结合了数据流结构和传统的冯氏控制流结构,既保持了指令执行的高性能,又实现了处理器的高效率,是一种通用而高效的延迟隐藏技术。早期的多线程体系结构可以追朔到CI)巳6600和HEP,现今的多线程处理器中的很多技术都可以在它们那里找到踪迹。     

一种基于可重定向编译器的功耗优化框架

当今,低功耗设计成为系统设计中的关键问题之一,而编译中的低功耗优化也成为系统设计中的一个重要环节.文章针对传统功耗优化缺乏通用性的缺点,提出一个基于可重定向编译器的功耗优化框架.该框架通过对编译生成的二进制目标码进行横向再调度来降低指令总线上的高低电位切换次数,从而达到降低系统功耗的目的,并且,基于xpADL的支持,为该框架提供不同的体系结构描述,可以生成针对不同体系结构的功耗优化代码.以IA-64体系结构为例,在其仿真器Ski上作了大量实验,实验表明,对于静态代码,该框架的优化可达25%左右,对于动态代码,该框架可以达到30%以上的优化.因此,该框架的优化是行之有效的,并且具有相当的可扩展性.     

面向X10的数据流程序编译优化算法

数据流编程作为一种编程模式已被广泛应用到各个领域.然而,多核体系结构的不同使得数据流程序在不同平台上移植困难.X10作为一种新型并行编程语言,为不同的多核体系结构提供了统一的并行计算环境.如何利用X10语言的特性来提高数据流程序的效率已成为目前研究工作的一大难点.本文设计并实现了一个面向X10的编译优化系统,该系统确立了三种优化算法:针对X10语言的代码生成优化减少了生成的X10代码量;针对同步数据流图的任务划分优化在负载均衡的基础上,避免了死锁的产生,同时减少了通信开销;针对底层硬件资源的通信优化在机器间通信、机器内部线程间通信、线程内部通信方面进行了区分和优化,减少了通信开销.实验结果表明,设计的三种编译优化算法都获得了较大的性能提升.     

Chip Multithreaded Consistency Model

Multithreaded technique is the developing trend of high performance processor. Memory consistency model is essential to the correctness, performance and complexity of multithreaded processor. The chip multithreaded consistency model adapting to multithreaded processor is proposed in this paper. The restriction imposed on memory event ordering by chip multithreaded consistency is presented and formalized. With the idea of critical cycle built by Wei-Wu Hu, we prove that the proposed chip multithreaded consistency model satisfies the criterion of correct execution of sequential consistency model. Chip multithreaded consistency model provides a way of achieving high performance compared with sequential consistency model and easures the compatibility of software that the execution result in multithreaded processor is the same as the execution result in uniprocessor. The implementation strategy of chip multithreaded consistency model in Godson-2 SMT processor is also proposed. Godson-2 SMT processor supports chip multithreaded consistency model correctly by exception scheme based on the sequential memory access queue of each thread.     

编译器前端乘幂运算的实现与优化

乘幂运算是最基本的数学表达式之一,并且被大多数编译器支持,在高性能计算和密码算法中应用十分频繁。为了实现和优化乘幂运算人们提出了许多算法,比如加法链算法。该文描述了在编译器前端一个具体的新的算法,它实现了乘幂运算并且进行了优化,优化方法结合了静态最优加法链算法和Window算法。这个新的算法已经应用于GNUFortran95编译器(Gfortran),并取得良好效果。     

JAVA并行化编译器JAPS-II

JAPS-II(Java automatic parallelizing system version 2)是一个Java源代码重构编译器,用来发现和实现串行Java程序中对象内和对象间的并行性.其目标体系结构为基于工作站网络环境的分布式存储器计算机系统.介绍了JAPS-II的体系结构和实现JAPS-II的关键技术,包括用于对象并行性分析的数据流分析技术、提高对象并行性和减少运行开销的优化技术以及类重构和代码生成技术.测试结果表明,JAPS-II能够有效地发现循环中和对象内、对象间的并行性,获得加速比.这     

面向总线翻转编码的低能耗指令调度方法

能耗是设计嵌入式系统不可忽视的一个重要方面.针对嵌入式设备主要能耗来源之一的总线能耗,提出了一种基于总线翻转编码的低功耗指令调度方法.该方法以程序执行频度的profile信息为指导,利用数据随机性增强算法调度指令,获得适应总线翻转编码的指令序列,既减少总线翻转次数,又获得较为平衡的总线使用率,最终达到节约能耗的目的.以MiBench测试用例集为基准进行的对比实验可以看出,该方法能够有效地减少总线翻转次数.相对于未编码优化的arm-linux-gcc的指令序列,平均优化率可达到26%左右.相对于VSI+BI方法,平均优化率也能达到10%以上.     

YH-2C语言优化编译器的设计

Ｃ语言优化编译器是借助于微机上的Ｉｎｔｅｌ８０３８６Ｃ语言编译器为研制平台，采用交叉编译的方法设计实现的，它是我国自行设计的第一个从底层开发实现的巨型机Ｃ语言编译器。本文首先给出了ＹＨ－２Ｃ语言优化编译器的设计原理，然后详细介绍了其主要系统组成和技术特点，最后指出了我们以后进一步要做的工作     

网络处理器同步问题的编译优化方法

网络处理器具有并行体系结构,而其高级语言往往具有串行语义。对串行程序进行并行化编译要求引入同步,而同步的优劣又影响生成代码的执行效率。针对网络处理器上的程序,提出一个对同步进行优化的程序划分算法以增加程序的并行性。实验数据表明,在一些有代表性的网络应用上,该算法可提高程序的并行性,并提升性能。