并行CRC-32校验码生成算法研究及其实现

在分析串行结构CRC生成算法的基础上,提出了一种高效的8bit并行CRC-32校验码生成算法。利用该算法在特定FPGA芯片上实现了任意字节的CRC-32校验码的生成模块,该模块仅占用93个逻辑单元,最高数据吞吐量可达2400Mbps。     

A TM网络中高速计算CRC-32算法及其并行实现

在通信领域循环冗余码CRC检验技术得到了广泛的应用。ATMCRC-32出错率低,非常适用于重要数据的传输。但是CRC-32多项式阶数为32,项数高达15远远多于普通CRC多项式,因而难以实现高速计算。为提高高速链路上数据吞吐率采取按字节计算CRC的算法,还是不能有效地提高计算速度。文章提出了一种克服CRC-32计算固有复杂度的方法,加速了AAL5信息的传输。     

CRC-16算法及其单片机实现

提出了一种基于单片机实现的CRC并行算法。该算法仅占用系统少量的存储空间,易于实现。CRC校检码通过一系列异或运算获得,算法采用汇编语言编程后由8051 IP核调用,通过Synplify软件对IP核进行综合,最后导入Quartus II软件进行功能仿真。仿真结果表明所提出的CRC算法在特定的时钟频率下可以有效地运行。     

CRC-8高效简练的单片机实现方法

本刊2002年第9期《循环冗余校验码的单片机及CPLD实现》[1]和2003年第8期《DS18B20串行通信误码的解决方法》[2]两篇文章,都讨论了如何在单片机中实现CRC-8校验的问题,但所给出的程序还不够精炼和完整。笔者在从事1-wire(单总线)器件(如DS1961S、DS18B20也是一种1-wire芯片)实际编程中,从CRC-8的校验码生成器的硬件实现电路出发,从理论上推导出实现CRC-8校验的公式,从而得出更为简练高效的单片机软件实现方法。1CRC-8校验过程分析图1为CRC-8校验码生成器的硬件实现电路,由移位寄存器和异或门组成。从算术的角度,图1可以被看作是…     

基于多态并行处理器的生物计算并行实现

针对传统的生物计算中DNA序列保守序列的识别（模体识别）和最长公共子序列计算需要较大的数据量、计算量,以及功耗大等问题,文中提出了两种基于PAAG多态并行处理器的并行算法,该并行处理器能够支持数据、线程、指令多种并行。通过编程在PAAG多态并行处理的处理单元（ PE）上开发了相应的串行和并行程序,将计算的不同过程分派到不同的处理单元（ PE）上进行处理,实现了不同粒度算法的并行。实验结果表明,文中提出的并行算法使模体识别和最长公共子序列的计算效率得到明显提高。     

基于并行结构实现修正的扩展Kalman滤波计算

该文基于平方根算法提出了一种新的脉动阵列结构实现修正的扩展Kalman滤波计算,使得计算的数值稳定性得到了提高,同现有文献相比,该文使用的算法和结构在计算的实时性和处理器的利用率都得到了较大的提高.     

基于485总线的STM32远程固件更新与实现

随着STM32控制器的应用越来越广泛,对控制器的远程固件更新功能需求愈发强烈;利用在应用中编程(IAP)技术原理,以STM32F103控制器为例,设计了基于485总线的控制器固件在线更新的技术方案,编写了远程固件更新上位机控制软件,采用自定义串口传输通信协议提高固件数据传输过程中的有效性,实现了485总线上STM32控制器的远程固件更新功能;实践结果表明,该方案实现的远程固件更新,避免了拆装设备或设置跳线等步骤,节省了时间、人力成本,固件更新过程方便快捷、易于操控、可靠性高,可广泛应用于具备应用中编程的STM32控制器系统中。     

行划分的矩阵相乘并行改进及其DSP实现

在阵列信号处理中需要大量的矩阵运算,而其中最基本的就是矩阵相乘运算.本文就矩阵相乘的行划分并行实现进行了改进.将A矩阵的一行和整个B矩阵传输到每个工作进程,其中第一个工作进程指定在某台机器,其余工作进程由PVM选择在合适的机器上产生.该并行实现基于PVM环境,采用主从编程模式,然后给出了改进的行划分矩阵相乘在DSP上实现的方案.     

Win32多线程构件设计原理与实现

Ｗｉｎ３２环境下多线程应用程序需要用到庞大的Ｗｉｎ３２ＡＰＩ函数，本文介绍了利用ＴＴｈｒｅａｄ对象实现Ｄｅｌｐｈｉ３２下多线程构件设计。     

演化仿真优化的并行实现及其应用

由于仿真对象的复杂性，一些仿真模型很难用有效的解析函数来表达，同时演化算法不要求优化目标具有连续，可导等特点，因此，演化算法用于仿真优化具有很大的优越性，针对仿真优化这一领域提出了演化仿真优化的概念及其形式化语言描述，并给出了演化仿真优化的算法实现框架，演化仿真优化的模型评估需要大量的计算时间，根据仿真优化的特点，提出主／从模式，粗粒度孤岛仿真优化模型及它在PVM，DCOM下的实现，并给出了两个控制器优化设计的实验，仿真试验的结果表明：对于演化仿真优化来说主／从模式的并行度要高于粗粒度孤岛模型，并得出以下结论，对于演化仿真优化来说仿真模型越复杂，主／从模式的性能越好。     

CRC校验码并行计算的FPGA实现

用软件实现CRC校验码计算很难满足高速数据通信的要求,基于硬件的实现方法中,有串行经典算法LFSR电路以及由软件算法推导出来的其它各种并行计算方法。以经典的LFSR电路为基础,研究了按字节并行计算CRC校验码的原理,并以常见的CRC-16和CRC-CCITT为例,用VHDL语言进行了可综合设计。结果表明这种实现方法在速度和占用资源方面优于常见的设计,适合在FPGA中实现CRC校验码的计算。     

CRC校验码并行计算的FPGA实现

用软件实现CRC校验码计算很难满足高速数据通信的要求，基于硬件的实现方法中，有串行经典算法LFSR电路以及由软件算法推导出来的其它各种并行计算方法。以经典的LFSR电路为基础，研究了按字节并行计算CRC校验码的原理，并以常见的CRC-16和CRC-CCITT为例，用VHDL语言进行了可综合设计。结果表明这种实现方法在速度和占用资源方面优于常见的设计，适合在FPGA中实现CRC校验码的计算。     

32位无符号并行乘法器的设计与实现

在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。     

基于FPGA的18b20的CRC校验码的并行算法及实现

在分析串行结构的CRC生成算法的基础上,研究了一种高效的8位并行CRC-8校验码生成算法。并且采用FPGA器件与Verilog语言,实现了18b20的56位地址码的CRC-8的校验模块。     

32位嵌入式系统中扩展精度数学算法实现

提出了一种32位嵌入式系统中应用的扩展精度数学算法。适用于缺乏数字协处理器硬件支持并且软件浮点运算达不到系统时间要求的系统。算法运算数据精度高、扩展性好。介绍了32位乘法、除法、开方算法以及64位加法、减法、乘法算法。     

基于国产CPU的并行冗余计算机系统研究

目前国家不断推进的国产自主可控信息系统建设,其核心国产计算机系统由于技术成熟度低、市场推广晚等原因,暴露出可靠性低、稳定性差的问题,直接导致系统功能无法成功应用;围绕国产化计算机系统的并行冗余架构开展研究,通过计算机系统架构的软硬件设计,以及高速缓存一致性架构、高速互联总线和三状态转换机制方法的应用,基于国产CPU 并行冗余计算机系统,可以有效消除备份计算机系统进行当班切换时,存在的切换时间延时和切换过程数据丢失的问题;通过试验验证,该系统可以完成计算机系统中CPU处理器和功能桥片故障模式的容错处理,并保障信息数据的完整性和实时性,有效提高设备中计算机系统的工作可靠性与稳定性。     

一种多范例并行应用系统的描述方法和性能估算模型

多范例并行是大规模并行应用系统的本质特征．规范化描述并行应用系统，建立性能估算模型对于提高多范例并行应用系统的开发效率和运行效率具有重要意义．该文提出了一种基于模块及其组合关系的描述方法和系统执行代价计算模型，它不仅能描述并行应用系统的多范例特征，而且将不同并行范例模块的组合时产生的代价引入模型．考虑的代价包括并行执行模式的转换、数据分布方式的转换以及编程范例的转换等，从而使模型更为准确．给出了描述和代价估算的应用实例，说明了规范化描述和代价估算对于确定并行策略的重要性以及模型的精确性．     

多核计算机上非递归并行计算矩阵乘积

提出延迟隐藏的数据预取模型,实现计算与访存的重叠操作,以达到共享二级缓存零缺失;给出基本块的概念,以简化算法的数据结构和减少存储开销;按基本块连续存储方式存储矩阵元素,从存储层次上优化算法,显著地减少页表缓冲缺失;采取非递归调度基本块的策略,充分利用多核计算机的共享二级缓存来减少访问主存的次数,并且不局限于某种特定的存储结构,实现算法缓存无关.多核计算机上的实验结果表明,给出的非递归计算矩阵乘积的线程级并行算法高效、可扩展.