CMOS电路晶体管级功耗优化方法

随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具有比逻辑门级方法更强的静态功耗优化能力,因此针对高静态功耗的纳米工艺芯片,开展晶体管级优化方法的研究具有非常重要的意义.基于晶体管级VLSI模拟器,提出了一种新的晶体管级优化方法用于进一步降低静态功耗,它由两个算法步骤构成:先用聚团策略(clustering)在逻辑门空间来提高优化算法的效率,再用粒度较小的晶体管空间优化算法来提高功耗的优化效果.实验证明所提方法具有以下优点:1) 该方法适用范围较广,可以分析和优化各种电路.这些电路中,每个晶体管都可以有不同的阈值电压V T0、沟道宽度W和沟道长度L.2) 该方法的功耗优化效果较好.在晶体管级W VT0 L的功耗优化实验中,该方法在不降低动态功耗优化效果的前提(动态功耗平均仅增加0.02%)下,在合理的运行时间(优化C7552仅用856.4s)内,在晶体管级对逻辑门级优化结果进行进一步优化,使静态功耗得到进一步降低,平均降低22.85%,最大降低43%.     

考虑多输入同时翻转的晶体管级时序分析技术

为了克服现有延时模型所遇到的困难,本文对静态时序分析中通过晶体管级电路模拟来计算门延时的方法进行了研究,该技术的关键是延时测试波形的自动生成。文中分析了多输入同时翻转对最大门延时的影响,提出了一种可以用于测试波形生成的多输入同时翻转模型。基于该模型,提出了互补CMOS电路和传输管电路延时测试波形的生成算法。将模拟计算门延时的方法与晶体管级电路的功能模型提取技术结合在一起,实现了一个晶体管级电路的静态时序分析工具-SpiceTime。实验结果表明,SpiceTime的分析结果均大于HSPICE的模拟结果,而且误差不超过2．7％。Spice-Time的分析时间与电路大小成线性关系,单个门的平均分析时间约为0．3秒。实验结果表明,如果使用单信号翻转模型,最大延时最多可以被低估4．8％。     

ADI公司推出集成LVDS输出的R—R性能比较器

美国模拟器件公司（简称ADI）推出的ADCMP60x系列具有满电源摆幅（R—R）性能的比较器，适合于要求高速、低功耗、R—R摆幅和高精密度应用。该比较器系列支持各种主要的数字输出级，包括低电压差分信号传输（LVDS）、电流模逻辑（CML）和晶体管-晶体管逻辑以及互补金属氧化物半导体（TTL和CMOS）。与LVDS兼容的输出级适合于驱动任何标准的LVDS输入，从而允许ADC—MP60x比较器与现场可编程门阵列（FPGA）以及专用标准产品（ASSP）连接，它们都具有高速输入和快速跳变的特性。ADCMP60x系列可提供多种可编程延迟，从1ns到35ns（随机抖动小到2．5psRMS有效值）。ADCMP60X比较器可提供在2．5～5．5V电源范围内完全达到规定的R—R性能。     

一种用于动态电流测试的故障模拟算法

本文针对动态电流测试，提出了动态电流通路和动态电流通路故障的概念以及基本逻辑门的动态电流通路故障模型，在波形模拟器的基础上给出了一个用于动态电流测试的故障模拟算法。     

一种高效的小时延故障模拟方法

随着集成电路工艺尺寸不断缩小,电路规模不断增大,要得到很高的小时延故障覆盖率所需的测试向量越来越多,致使小时延故障模拟成本越来越高.为了降低模拟成本,提出一个高效的小时延故障模拟器.模拟方法中引入新的波形表达方式,按电路结构的拓扑顺序进行分级模拟,最后可得到每个故障的检测区间,并且应用时延故障概率分布来计算故障覆盖率.实验结果表明,此方法能大幅降低模拟时间和内存消耗.     

全晶体管逻輯线路的新形式

新的晶体管—晶体管逻辑线路(TTL或T~2L线路)具有比其他的低电平或低功率逻辑线路更多的优点。如: (1)结构很简单。它仅有二种元件,一为晶体管,一为电阻,并且只用一个电源。 (2)在一定的输出头和负载电容时每级“非-与”门线路传送讯号的延迟时间仅为5毫微秒,每级的功率损耗3毫瓦。     

太阳敏感器电模拟器设计

针对小卫星半实物仿真系统的技术需求,提出了一种太阳敏感器电模拟器设计实现方法;模拟器以FPGA作为控制核心,采用压控电流源实现了0-1式太阳敏感器、模拟式太阳敏感器的输出电流模拟;通过专用电流源芯片REF200实现了数字式太阳敏感器输出电流模拟;模拟器由计算机通过RS-485接口控制,既能模拟太阳敏感器正常工作时的电信号输出,也能模拟太阳敏感器出现故障时的电信号输出;该太阳敏感器电模拟器已应用于小卫星的半实物仿真,其电流精度可达±1μA。     

大电流超低压差输出可设定稳压器MSK5012

MSK5012是一款输出电流大、输出电压可设定、超低压差线性稳压集成电路。主要特点：最大输出电流可达10A；输出电压范围从1．3～36V；输出电压允差±0．3％（典型值）：负载调整率±0．5％（典型值）；电压调整率±0.3％；超低压差（10A输出时，压差典型值045V，转换效率高）：静态电流小，典型值4．5mA；纹波抑制（f=120Hz）4．5dB；外壳与内部电路绝缘；5管脚TOP封装；工作温度范围：工业级为-40～＋85℃（无后缀或后缀为E，E表示高可靠型），军品级为-55～＋125℃（后缀为B）。     

一种可供逻辑设计者使用的故障模拟语言

FSL语言是专供一台大型机编制故障诊断程序用的一种工作语言,主要包括定义部分、程序部分和操作部分。语言描述注意到它的广泛性、实用性和正确性。语言编译是通过一遍扫描来完成的。为了实现简单,语言部分采用解释并模拟的方法,以便于考察和对结果程序的浮动和压缩。操作部分采用边解释边执行。本语言适用于流水线向量机和一般计算机逻辑故障诊断。 本程序是由编译器、逻辑模拟器和故障分析器组成,采用触发器级扫描,只考虑各级门输出端的电平或脉冲波形,电平模拟只须计算一遍,脉冲只须计算两遍。     

关于抢电流逻辑(CHL)的二维分析和设计步骤

基本的抢电流逻辑元件(反相器)是一个带有附加收集极的横向晶体管,该收集极处在发射极 E 和输出收集极 C_0之间,即所谓控制收集极 C_1,图1(a—b)。反向偏置的 C_1,抢去了所注入的载流子,使得 C_0中只剩下漏泄电流,浮空条件下 C_1饱和,因此相当于一个发射极注入空穴被 C_0所收集。本文将指出用计算机模拟的办法,对该问题给予精确的求解,并且提供一个关于 CHL设计问题的一个简化模型。对于具有埋层,衬底和隔离扩散的单块PNP 晶体管的分析,证实了以下几个假设是正确的。CHL 线路(抢电流逻辑)通常采用中等     

深亚微米工艺下逻辑功效法延时估算的改进

逻辑功效法延时估算是由Sutherland I E提出的，可以在设计初期快速估算逻辑门和逻辑电路的延时，减小逻辑电路设计的难度。但是，随着深亚微米CMOS工艺的普及，短沟道效应开始影响经典逻辑功效法的正确性。为了提高逻辑功效法估算精度，提出一种考虑速度饱和效应的改进方法,该方法主要分两步：首先，考虑反相器PMOS与NMOS宽之比，精确估算反相器的延时，并归一化；然后，基于反相器的延时和速度饱和的影响，估算逻辑门的延时。仿真模型采用了美国亚利桑那州立大学的PTM 32nm、65nm、90nm和130nm的模型，45nm采用了北卡罗来纳州立大学的FreePDK的模型，结合hspice仿真。经实验数据对比，该方法对与非门延时的估算精度提高约10%。     

异或门低功耗优化展开方法

异或门实际输出信号具有空间相关性，为了便于进行低功耗优化的研究，现有方法将异或门输出信号假设为随机信号，并以异或门输入信号的置1概率为依据进行低功耗优化。文中不仅从概率的角度指出现有方法的局限性，而且推导出直接用输入信号的跳变密度计算2输入端异或门输出信号跳变密度的计算公式，进而提出用输入信号跳变密度对异或门进行低功耗优化展开的新方法。实验结果表明：文中方法的功耗降幅为现有方法的3倍多；同时，文中方法优化展开后与异或门功耗的实际模拟结果相比，其理论计算值的误差比较小（平均仅为0．97％），从实验的角度证明了文中关于异或门低功耗优化展开所做的理论分析的正确性。     

IEEE 802.11的DCF机制媒介接入延时分析与仿真*

在改进的马尔可夫模型的基础上引入Z变换,分析了802.11的DCF机制 MAC延时性能,研究了从非饱和到饱和信道状态的延时性能。通过MATLAB数值分析和OPENT 10.0网络仿真,基于马尔可夫模型的MAC延时分析能够与网络仿真的MAC延时很好地吻合,验证了分析模型在预测媒介接入延时方面的有效性,为无线分布式系统的进一步设计提供理论依据和数据参考。     

基于查找表和SF CORDIC的高精度正余弦函数求值方法

常用查找表法和CORDIC算法在FPGA上实现正余弦函数求值.查找表法实现简单,输出延迟小,但随着计算精度的提高,存储资源需求呈指数增长;传统的CORDIC方法硬件资源消耗大,且输出时延长.论文提出一种新方法,将查找表和SF-CORDIC算法相结合,以查表所得中间向量为迭代初始向量,对剩余旋转角应用SF-CORDIC算法,迭代系数取0或1,减少了x、y通路的计算开销和舍入误差;并对z通路使用加减交替法提前生成剩余旋转角,以减少每级流水线的延迟.所需查找表的地址位数和迭代次数分别较常规查表法和CORDIC算法减少一半左右.基于FPGA完成了算法的设计、仿真与误差分析,结果表明该方法可利用较少的硬件资源和存储资源实现较高精度和较低时延的正余弦函数求值.     

Analysis of novel transparent gate recessed channel (TGRC) MOSFET for improved analog behaviour

In this paper, a novel device structure called transparent gate recessed channel MOSFET (TGRC-MOSFET) is proposed to alleviate the hot carrier effects for the advanced nanometer process. TGRC-MOSFET involving a recessed channel and incorporates indium tin oxide as a transparent gate. TCAD analysis shows that the performance of TGRC-MOSFET surpasses conventional recessed channel (CRC)-MOSFET in terms of high I_ON/I_OFF ratio and better carrier transport efficiency in comparison to CRC-MOSFET. This simulation divulges the reduction in hot-carrier-effects metrics like electron velocity, electron temperature, potential, and electron mobility. Furthermore, the effect of gate length is observed on the analog behavior of TGRC-MOSFET. All the simulations have been done using DEVEDIT-3D and ATLAS device simulator. The work proposes the novel design for reduced hot carrier and low power switching applications.     

Current control for a shunt hybrid active power filter using recursive integral PI

This paper presents a current control method for a shunt hybrid active power filter （HAPF） using recursive integral PI algorithm. The method improves the performance of the HAPF system by reducing the influence of detection accuracy, time delay of instruction current calculation and phase displacement of output filter. Fuzzy logic based set-point weighing algorithm is combined in the control scheme to enhance its robustness and anti-interference ability. The proposed algorithm is easy to implement for engineering applications and easy to compute. Experiment results have verified the validity of the proposed controller. Furthermore, the proposed recursive integral PI algorithm can also be applied in the control of periodic current as in AC drivers.     

基于FPGA并行技术的多通道被动声呐信号模拟

利用FPGA并行技术,采用软实时的嵌入式处理器与高速硬实时的可编程FPGA模块结合方式实现了128路被动模拟信号的高速实时动态生成;系统由一路信号实时产生出具有不同相位和噪声的128路信号;实时系统将一路信号下发后,FPGA通过并行插值运算产生不同通道间的时延,叠加高斯背景噪声信号后经乒乓缓存输出;系统以192kHz输出采样率每333μs更新缓冲区数据,由此输出节拍控制装订参数与实时计算节拍;系统测试结果表明生成128路的模拟信号可编程FPGA工作时钟只需要12M即可保证连续输出,需要系统开辟的输出乒乓缓冲区大小为32K,可保证系统在最高采样速率下实时计算输出被动辐射噪声信号,满足系统实时性要求.     

基于几何随机的无人机空地信道模型

针对传统无人机空地信道模型不支持三维飞行轨迹和三维天线的问题，通过引入空间旋转矩阵和轨迹参数，提出了一种基于几何随机的无人机空地三维信道改进模型。该模型结合无人机对地通信场景的特殊性，利用时变布尔变量描述视距路径、地面反射径和散射路径的动态生灭过程。同时，文中还给出了二维角度、时延和功率等模型参数的时间演进算法，用于复现无人机对地信道的时变统计特性。数值仿真结果表明，改进模型输出的空时相关特性和多普勒功率谱均与理论值吻合，并且自相关特性与实际测量结果基本一致，该模型可应用于辅助无人机空地无线通信设备的方案优化、算法验证和性能评估等领域。     

高精度曲面建模优化方案

目的 为了进一步提高高精度曲面建模（HASM）方法的模拟精度和计算速度,进而拓宽该模型的应用领域,提出了新的HASM模型算法。方法 采用新的差分格式计算HASM高斯方程中的一阶偏导数,以HASM预处理共轭梯度算法为例分析改进的差分格式对HASM的优化效果。结果 数值实验表明：在计算耗时及内存需求不变的情况下,采用新的差分格式的HASM算法可以显著提高单次迭代的模拟精度,同时能够降低关键采样点缺失对模拟结果精度的影响。进一步研究发现,当HASM采用新差分格式与原始差分格式（中心差分）交替迭代时,能够快速降低模拟结果的误差。结论 本文算法当达到指定的精度条时能够显著减小计算耗时,同时还能降低关键采样点缺失对模拟结果的影响。