基于Vivado HLS的Down Scaler视频系统设计

介绍一种基于FPGA的Down Scaler视频系统设计.系统的核心部件采用Xilinx Kintex-7的板载XC7K325T芯片,系统设计使用Vivado工具,包括使用Vivado HLS进行Down Scaler模块设计.首先按照Vivado HLS的代码规范进行Down Scaler模块的C/C++代码编写,然后利用编译工具生成RTL级代码和综合结果Down Scaler IP核,最后将Down Scaler IP核与TPG、VDMA等Xilinx视频IP核互连,构建实时视频系统.在满足实时性要求和FPGA资源消耗要求的条件下,该设计实现了对Down Scaler视频算法从PC端软件处理方式向FPGA平台硬件处理方式的移植.     

FPGA平台实现基于遗传算法的图像识别的研究

利用模板匹配方法,采用基于遗传算法的图像识别技术,完成了对图像目标识别的算法验证。在此基础上进行了基于该算法的图像识别系统的FPGA实现,并在相关验证平台进行了硬件仿真与时序分析。实验结果表明,所设计的图像识别电路具有较高的识别精度和较快的识别速度。     

基于FPGA的遗传算法实现

针对基于软件实现的遗传算法在求解问题的规模与复杂性不断扩大时,往往会速度慢、效率低下的缺点,提出了一种基于现场可编程门阵列的实现方法,并利用测试函数对算法的实现进行效果验证。实际效果显示,这种硬件实现方法,不仅结构简单,而且有效地减少了运算时间、提高了运行效率,为遗传算法能在一些实时、高速的场合得到应用提供了依据。     

基于Vivado HLS的硬件设计效能评估

本文为了研究面向FPGA芯片的高层次综合工具Vivado HLS在硬件设计中的性能,分别利用C++语言与Verilog语言设计移位寄存器,通过比较两种设计方法在不同输出位宽下,其时序、功耗、PDP以及资源使用量上的差别来评估HLS工具在硬件电路设计上的效率与功能性。实验结果表明,虽然HLS工具综合得到的Verilog代码表现不如手工直接编写的Verilog代码,但其以高级语言作为输入的特性还是能满足让设计师在不需要掌握硬件描述语言的情况下利用FPGA实现算法加速的目的。     

基于Vivado HLS的边缘检测硬件加速应用

针对计算机处理高清图像或视频的边缘检测时存在延时长和数据存储带宽受限的缺点,提出了用Vivado HLS将边缘检测软件代码转换成RTL级硬件电路的硬件加速方法。硬件加速是将运算量大的功能模块由硬件电路实现,根据硬件电路工作频率高和数据位宽自定义,可以解决延时长和数据宽度受限的缺点。实验结果表明,边缘检测硬件加速方法不仅使延时和数据带宽都得到了改善,而且也缩短了边缘检测的开发周期。     

基于FPGA的图像处理硬件加速系统的设计

为解决图像处理算法越来越复杂,普通的计算平台已满足不了当前需求的问题,根据现场可编程门阵列(field pro-grammable gate array,FPGA)的并行计算特点对FAST角点检测算法和Sobel边缘检测算法进行硬件加速,采用HLS(high-level synthesis,HLS)高层次综合技术对两种算法进行设计并进行相应的优化.为提升系统整体性能,在FPGA上实现全部视频输入输出接口和图像算法的完整通路,通过FPGA算法电路与OpenCV算法程序进行对比,前者的图像处理速度快于后者9～11倍,系统功耗也仅为1.9 W,图像检测可达56 fps,满足实时图像处理要求,为以后设计复杂的图像处理系统提供了参考.     

基于FPGA的遗传算法流水线设计与实现

针对软件实现遗传算法运行速度过慢的问题,设计一种基于FPGA的遗传算法流水线.硬件系统采用完全流水线结构,划分为选择、交叉、变异、适应度计算4个流水单元.在Cyclone系列芯片上进行实现,测试结果表明,基于硬件实现的遗传算法的运行速度比用软件实现快3个数量级.     

基于HLS的MobileNet加速器实现

随着卷积神经网络的发展,越来越多的现代化智能应用出现在人们的生活中,其中,嵌入式场景的应用更加考虑低功耗与资源控制方面的设计。提出一种基于HLS高层次综合的卷积神经网络的加速器,使用流水加速、pingpong缓存、分组分块卷积等加速策略,充分发挥FPGA的计算优势。实验结果表明,在速度上相较i7 12th有了2倍左右的提升,在精度上相较RTX3060基本不变的情况下,功耗下降了10倍左右。     

先心病心音CNN分类算法的硬件加速

为提高先心病心音分类算法的实时性,适用于资源有限的嵌入式设备,提出一种对FPGA进行流水线约束设计的硬件加速方法.将CNN内部计算的并行性与FPGA上的并行硬件对应起来,通过VIVADO高层次综合(HLS)映射CNN算法至FPGA上,在卷积层中的循环上采用流水线约束,子循环会默认展开的方式,提升循环的执行速度.实例仿真...     

MicroBlaze嵌入式处理器的硬件加速模块设计

MicroBlaze软核是嵌入在Xilinx FPGA之中的RISC处理器.介绍了在基于MicroBlaze的系统中引入用户自定义的IP core作为硬件加速模块的两种方式.其一是通过基于CoreConnect架构的片上外设总线(OPB),其二是通过Xilinx的快速简单连接(FSL).通过在MicroBlaze嵌入式处理器上引入硬件加速模块的设计,执行一系列常见算法并作出比较和分析.     

逻辑电路的进化设计与在线评估

简要介绍电路进化设计的基本原理,提出并讨论基于最小项表达式的染体编码方案和以RAM查找表为核心的函数级FPGA原型,以及相应的内部进货实现方法,理论分析和进化实验结果表明,文另的编码方案与FPGA结构相结合可显示地减少运算量;基于相应的实验平台进行适应度在线评估,可显著提高进化速度、规模和成功率。     

针对MUX-LUT混合结构的FPGA工艺映射算法研究

针对具有MUX-LUT混合结构的FPGA芯片,提出一种对其进行工艺映射的面积优化映射算法．该算法的内容包括逻辑门电路到MUX网络的转换方法,MUX网络到FPGA芯片逻辑单元的映射方法．文中算法采用模式匹配的方法除去电路中的冗余MUX,以减少映射结果的面积开销．应用测试电路分别对该算法和Xilinx的Foundation系统对XC4003E芯片的工艺映射结果进行了比较测试,并给出了测试结果。     

量程自整定高精度频率测量的FPGA实现

数字频率计是一种应用十分广泛的电子测量仪表,针对宽频率范围被测信号频率测量应用需求,提出并实现了一种基于FPGA的自动量程切换高精度数字频率计的设计方法。通过构建测频控制器、闸门同步生成器、量程自动切换等模块,并采用Verilog HDL语言进行描述,运用自顶向下的数字系统设计方法实现了宽频率范围频率测量的量程自动切换。在Xilinx公司的XUPV5-LX110T开发板上进行了测试,给出了系统后仿真波形。结果表明目标系统能根据被测信号频率范围进行自动量程切换,实现高精度频率测量,测量精度不低于10-7,有效提高系统稳定性和抗电磁干扰能力。     

FPGA在生物神经系统模型仿真中的应用*

介绍了一种利用现场可编程门阵列(FPGA)对生物神经系统模型进行高速并行硬件仿真的新方法。提出了流水线算子和流水线模型的概念,为单核心多模型的实现方案提供了严格的数学推导。完成了12级流水线FPGA流程的设计,再现了Morris-Lecar神经元模型的非线性动力学特性。对设计方案的效率、计算误差以及硬件资源的消耗情况进行了详细的统计分析。     

JPEG2000 MQ编码算法的优化和FPGA实现

MQ编码是一种无损数据压缩技术,已被JPEG2000标准采用,其高复杂度成为JPEG2000系统实现的速度瓶颈。本文在分析MQ编码算法软件流程的基础上提出了一种优化的基于流水线处理的MQ编码算法;并利用Xilinx FPGA的可编程特性详细地将此算法模块化,最后实现仿真验证。结果表明,该算法在有限资源消耗情况下最高运算时钟频率可达89.8MHz,算法对于压缩速度要求严格的JPEG2000实现具有一定实用价值。     

基于现场可编程门阵列的通用化PCM编码器

针对目前弹载遥测系统对PCM编码器提出的通用化应用需求,提出了一种基于现场可编程门阵列的通用化PCM编码器;该方法以软件为主的信号处理方式代替硬件处理,采用Verilog HDL语言和模块化的设计思想将编码器的各功能模块集成在单片FPGA中,通过功能模块的积木式组合和参数配置实现了对被测弹箭系统的采集编码;仿真测试结果表明该编码器满足绝大多数弹箭遥测系统的参数测试要求,在弹箭遥测系统中飞行试验结果表明该编码器在全弹道飞行过程中工作稳定可靠,该编码器实现了通用化的要求.     

基于FPGA的时域数字脉冲压缩处理器的设计

一种基于FPGA的适用于中小压缩比情况的时域数字脉冲压缩处理器的实现方案。该处理器具有使用灵活、便于功能扩展、成本低的特点,已用于某雷达信号处理机中,性能稳定。     

基于函数级FPGA原型的硬件内部进化

电路进化设计是现阶段可进化硬件（EHW）研究的重点内容,针对制约进化设计能力的主要“瓶颈”,该文提出并讨论了一种简洁高效的内部进化方法,包括基于函数变换的染色体高效编码方案,与之配套的函数级FPGA原型和进化实验平台以及在线评估与遗传数自适应方法等,交通灯控制器,4位可级联比较器等相对复杂且具应用价值的电路的成功进化,证明该方法适用于组合,时序电路的进化设计,并可显著地减少运算量,提高进化设计的速度和规模。     

A variable-precision square root implementation for field programmable gate arrays

Applications requiring variable-precision arithmetic often rely on software implementations because custom hardware is either unavailable or too costly to build. By using the flexibility of the Xilinx XC4010 field programmable gate arrays, we present a hardware implementation of square root that is easily tailored to any desired precision. Our design consists of three types of modules: a control logic module, a data path module to extend the precision in 4-bit increments, and an interface module to span multiple chips. Our data path design avoids the common problem of large fan-out delay in the critical path. Cycle time is independent of precision, and operation latency can be independent of interchip communication delays.Notation S_j square root digit of weight 2^–j - S _j {–1, 0, 1} - S[j] computed square root value as of stepj - S _j ^s sign bit in the representation ofS _j in sign and magnitude form - S _j ^m magnitude bit in the representation ofS _j in sign and magnitude form - w[j] residual at stepj in two's complement carry-save representation - a sum vector in the carry-save representation of 2w[j] - b carry vector in the carry-save representation of 2w[j] - a _i bit of weight 2^–i in the sum vector,a - b_i bit of weight 2^–i in the carry vector,b - T[j]=–S[j – 1]s_j – s _j ² 2^–(j+1) T _i bit of weight 2^–i inT     

基于FPGA的道路环境图像采集压缩系统

基于视频的道路综合信息检测系统,由于图像数据量大的特点,图像压缩效率低一直是系统设计的瓶颈。利用现场可编程门阵列（FPGA）的并行处理特点,提出了一种以FPGA芯片为核心处理器件的图像采集压缩系统设计方案,将FPGA技术、图像压缩等技术应用于设计过程中,提高了图像压缩效率,并有效防止图像信息的丢失。