结构化LDPC码的高速编译码器FPGA实现

提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s.     

多码率、多码长LDPC译码器的设计与实现

针对IEEE802.16e标准,基于层译码算法(TDMP)提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计,可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真,使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12,最大工作频率为170.278 MHz,译码吞吐量可达到128.77 Mb/s。最后,通过搭建软硬件协同验证平台验证设计的正确性,并将验证的结果与Matlab仿真结果进行了对比。     

对流层散射信道中5G-NR LDPC码性能

由于目前衰落信道,特别是时变信道非线性环境下的研究极少,因此研究对流层散射信道应用场景下的5G-NR LPDC编译码性能。5G-NR LDPC码是一种准循环LDPC码,其通过基矩阵构造,可以支持多种码率和码长,便于实现速率自适应。本文提出一种改进的分层归一化最小和译码算法,利用对归一化因子的修正,使该算法更适合应用于散射信道。仿真结果表明,本文算法与传统译码方法相比,译码速度提高了3倍,减少了迭代次数,降低了复杂度;使用16重分集技术且误码率达到10-5时,在低码率和高码率下,改进译码算法比传统译码算法性能分别提升1.3 dB左右和0.6 dB左右。     

数字电视标准DMB-T高速LDPC译码器VLSI设计

在我国的数字电视广播地面传输标准DMB-T中,使用了准循环非规则LDPC码作为前向纠错编码。针对此标准中LDPC码的特点,采用修正最小和译码算法,设计了一种半并行结构实时译码器,可实现DMB-T中三种不同码率下的LDPC译码,并有效地实现了硬件结构复用。与其他设计方案相比较,减少了RAM块的数量一半以上,全局布线难度也大大降低。整个设计在Stratix II FPGA上进行了综合验证。当译码迭代次数为20次时,系统吞吐量可达100 Mb/s以上。     

WIMAX LDPC码译码器的FPGA实现

设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器,支持WIMAX标准LDPC码的译码.通过插入最短的额外时钟周期,使得更新后的节点信息得到了及时利用.采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构,实现了对该标准中576、768、1152、2304 4种码长LDPC码译码的支持.结果表明所设计的...     

一种新颖的TS-LDPC译码算法

为了设计出较高圈长(girth)以及灵活码率的LDPC码,研究了TS-LDPC(Turbo-structured LDPC)码的误码性能.基于SPA算法的良好性能,针对两个校验矩阵中不同列重信息比特的特点,提出了一种新颖的TS-LDPC译码算法,最后利用c语言仿真了同一码长不同译码算法的性能.仿真结果表明这种新的译码算法误码性能比一般的和积算法(SPA算法)和TLDA算法要好,而且收敛的速度要快,为TS-LDPC的应用提供了一种可行的译码算法.     

采用并行分层译码的LDPC译码器设计研究

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2。译码器设计通过打孔产生1/2至1之间的连续码率。     

高速LDPC码分层译码器设计

设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix II系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.     

高吞吐量QC-LDPC码分层译码设计

针对低密度奇偶校验译码器吞吐量较低、存储资源消耗较多的问题,提出一种QC-LDPC码分层译码算法。利用接收信道模块初始化似然比信息,并结合存储校验信息和后验信息给出基于分层最小和的节点自更新译码算法,根据后验信息符号位对译码器进行判决。仿真结果表明,改进译码器资源消耗相对于传统译码器减少20%,当迭代次数为10时,吞吐量可达516.8 Mb/s。     

IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.     

国数字地面电视标准中LDPC码的半并行译码结构设计*

中国数字地面电视广播标准采用准循环低密度校验码（QC-LDPC）作为其信道编码的内码。根据该类LDPC码的准循环特性,提出了一种基于后验概率的简化最小和算法及其对应的半并行译码结构。其可实现在同一接收机中尽量复用硬件资源并减少消耗情况下LDPC码的多码率译码。最后,使用可编程门阵列实现了此结构并验证了其性能,实验表明,该方法比传统的最小和算法性能略有降低,但可节约大量存储器资源。     

基于最小和的高效LDPC译码算法

针对低密度奇偶校验（LDPC）译码算法性能低的问题,提出一种基于最小和的高效译码算法。该算法从概率的角度分析消息的传递过程中校验节点的更新过程,得到近似的最小和算法等式,并采用动态归一化因子提高译码性能。仿真实验表明,与BP译码算法相比,该译码算法在损失极少译码性能的情况下,不仅减少迭代过程中的计算量,而且提高了译码效率。     

QC-LDPC码的高性能译码器实现

在对分层译码算法优化的基础上,提出一种多码率QC-LDPC译码器。采用改进的分层消息传播算法实现快速收敛,将译码迭代次数降到经典方法的50%以下。架构中用于存储中间置信信息的存储器数量只有4个,减少了芯片面积和功耗。校验节点置信度更新采用校正的整数量化的分层算法,降低了计算复杂度。选取的校正因子降低了译码器的误码率。基于该架构实现QC-LDPC译码器,融合3种码率,芯片规模为60万门,时钟频率为110 MHz,1/2码率的译码速率可达134 Mb/s。     

Efficient graphics processing unit based layered decoders for quasicyclic low‐density parity‐check codes

Because layered low‐density parity‐check (LDPC) decoding algorithm was proposed, one can exploit the diversity gain to achieve performance comparable to the traditional two‐phase message passing (TPMP) decoding but with about twice faster decoding convergence compared to TPMP. In order to reduce the decoding time of layered LDPC decoder, a graphics processing unit (GPU) is exploited as the modem processor so that the decoding procedure can be processed in parallel using numerous threads in the GPU. In this paper, we present the parallel algorithms and efficient implementations on the GPU for two different layered message passing schemes, the row‐layered and column‐layered decoding. In the experiments, the quasicyclic LDPC codes for WiFi (802.11n) and WiMAX (802.16e) are decoded by the proposed layered LDPC decoders. The experimental results show that our decoder has good bit error ratio (BER) performance comparable to TPMP decoder. The peak throughput is 712 Mbps, which is about two orders of magnitude faster than that of CPU implementation and comparable to the dedicated hardware solutions. Compared to the existing fastest GPU‐based implementation, the presented decoder can achieve a performance improvement of 2.3 times. Copyright © 2013 John Wiley & Sons, Ltd.     

基于深度学习的实用HDPC码译码方法研究

针对现有高密度校验码量化译码性能问题,本文提出了一种基于深度学习的量化最小和译码算法-QMSND.借助深度神经网络,通过对神经最小和译码信道输入向量和每轮迭代过程中节点更新信息进行非均匀间隔量化,动态调整Tanner图边的权重参数,改善消息传播效能.计算机仿真实验结果表明,本文提出的方法在对BCH码进行译码时仅需要8比特表示信息即可接近未经量化的浮点译码性能.因此,所提出的QMSND译码方法便于硬件实现,具有一定的实用性.     

基于C语言的Turbo码的DSP实现

介绍了Turbo码的编译码基本原理，在详细研究Log-MAP算法的基础上，用V05．0编写了状态转移表生成子程序，Turbo交织表生成子程序和Turbo码译码程序等几个对Turbo码进行仿真最重要的函数，并在DSP上实现了通用的Turbo码编译码器。     

Fast algorithms for decoding the (23, 12) binary Golay code with four-error-correcting capability

Two new algorithms for decoding the (23, 12) binary Golay code are developed with channel measurement information. For a white gaussian noise channel, each of the two algorithms achieves about 0·8?dB of decoding performance over a conventional hard-decision decoding. Furthermore, one of the algorithms requires a very small amount of computation for decoding a received block, and the other is very suitable for hardware implementation owing to its simple and regular operation. The hardware decoder, based on the latter algorithm, is designed with a pipeline such that it decodes one bit of a received block in a single system clock cycle     

Turbo译码器的改进算法及FPGA实现

在传统的Turbo译码算法Log-MAP的基础上,对译码算法和SISO译码模块进行了优化,得到了改进的SW-Log-MAP算法,它在保证译码性能的前提下,大大降低了其运算复杂度,减少了存储空间。并且给出了改进译码算法硬件实现的设计方案,完成了Turbo译码器的FPGA实现,通过测试证明,译码器达到了设计要求。