GTPP—一种全局测试点插入算法

本文提出了一个全局测试点插入算法。该算法在可测性设计以前首先分析了电路的可测性，得到测试点候选集，该集合中每一个点都是对该电路的可测性可能有很大改进的测试点。文中首先采用选择跟踪的思想得到全局测试点插入的初始界限，然后将测试点插入算法形式化为一个要枝界限的问题，得到了一种全局的测试插入结果，文中的算法是基于ＳＣＴＭ测试提出来的。     

K故障可诊断条件及其可测性设计

本文将图的矩阵引入电路的可测性分析，给出了电路的Ｋ故障可诊断拓扑条件，使对电路可测怀的简单化，系统化，并将其应用于网络的可测性设计。     

一种非线性模拟电路的可测性判定方法

针对支路诊断法分析了电路的可测拓扑结构和可测拓扑条件,提出了可测性分析和可测性设计方法.在可测性设计过程中,通过适当地改变拓扑结构与可及节点的个数和位置,对电路中单故障和多故障的可测性予以判定.最后将该方法运用于非线性模拟电路的可测性问题分析.实验结果验证了该方法的有效性.     

SoC可测性技术研究

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略.介绍了可测性设计技术常用的几种方法,从芯核级综述了数字逻辑模块、模拟电路、内存、处理器、第三方IP核等的测试问题,并对SoC可测性设计策略进行了探讨,最后展望了SoC测试未来的发展方向.     

一种兼顾可测性和互连造价的资源分配算法

提出了一种基于加权相容图的资源分配算法——WCGRAA,给出了一个与可测性和互连造价相关的权值公式,并运用一种改进的加权团划分算法对加权相容图进行处理,从而实现了在资源分配过程中兼顾电路可测性和互连造价的可能。实验结果表明该文所提出的资源分配算法对电路的可测性和互连造价两方面都有所改善。     

门时滞故障的可测性分析

测试问题日益成为VLSI发展中的瓶颈问题,为了减少测试的困难,人们普遍接受的途径是在设计过程中就考虑电路的可测性,即采用可测性设计(DesLgn fo:Testab;lity)方法以减低测试成本。在可测性设计过程中可测性分析是极其重要的一环,所谓可测性是一种定量的测度,表示系统测试难易或测试性价比合理的程度。通过可测性分析人们可以找出电路中较难测试的区域,以便修改设计,降低     

一种专用MCU芯片可测性设计的实现

由于ＭＣＵ芯片的结构非常复杂,设计时采用一般的从结构出发的可测性设计技术（包括ＤＦＴ和ＢＩＳＴ）将使电路的规模大大增加。根据ＭＣＵ具有指令系统的特点,从功能测试的角度出发,提出了一种在ＭＣＵ设计中加入规模很小的模式选择电路,对部分电路作较小改动就使芯片内的各块电路都可被测试的方法。在完成了可测性设计后进行了仿真。     

基于边界扫描的星载计算机可测性设计

叙述了可测性设计（Design For Test／Testability，DFT）的概念和常见方法，其中边界扫描技术是目前应用最为广泛的可测性设计方法。本文在对边界扫描技术的基本原理予以介绍后，结合星载计算机的特点设计了一种基于边界扫描的可扩展的层次化可测性设计结构，能够通过边界扫描进行芯片级、板级乃至系统级的测试。     

高层次综合中的可测性模块分配方案

高层次综合中的模块分配会直接影响到寄存器分配方案,进而影响到综合后电路的面积、时延、功耗和可测性.为此提出一种面向可测性的模块分配方案.在讨论了考虑可测性的模块分配原则之后,提出面向可测性的模块分配的权重图模型,并在此基础上给出基于权重图的可测性模块分配算法.按照最大可测性提高的原则,通过动态地修改权重对模块进行考虑可测性的均衡分配,并最终输出模块分配方案.对标准电路进行实验的结果表明,除了较小的面积开销外,采用文中方案的电路的可测性优于其他方案.     

电路结构特殊点及可测性研究

电路结构上一些特殊点对于电路的测试影响很大,通过对电路结构上一些特殊点的性质、作用、它们之间的相互关系,以及电路结构可测性与这些点的关系进行研究,按照它们的作用大小进行排序,从而加快确定性测试码的生成速度,减少回溯次数和缩短回溯时间,提高其可测性。     

非线性模拟电路可测试性度量研究

模拟电路的可测试性度量是指导其进行可测试性设计的基础,针对目前非线性模拟电路可测试性分析过程复杂,无法量化的问题,在深入研究模拟电路可测试性度量和非线性模拟电路特性的基础上,利用分段线性方法将非线性模拟电路近似等效为线性模拟电路,并给出了非线性模拟电路可测试性度量的计算方法,极大拓宽了可测试性度量的应用范围;最后通过实例详细讲解了计算过程,并利用模拟电路可测试性度量的定义验证了该结果的有效性,该方法计算量小,不受容差影响,对非线性模拟电路可测试性研究具有一定的指导意义。     

符号分析法在模拟电路可测度计算中的应用

为消除模拟电路可测度计算的符号法在应用中的限制条件,提出一种可测度计算的方法。该方法在故障诊断方程分母多项式的最高项系数不等于1的情况下,通过诊断方程的等价变换计算电路可测度,可以处理任意形式的诊断方程,同时避免计算误差的引入。实例电路分析与工程应用结果表明,该方法具有计算简单、结果准确的优点,适用于模拟电路的自动测试和故障诊断。     

基于混合诊断的测试性建模与分析

随着电子设备测试性设计技术的广泛应用,测试性建模与分析技术日益受到设计与分析人员的关注;为了实现对复杂电子装备测试性设计与分析,介绍了基于混合诊断建模的装备测试性设计与分析方法,并以典型的测量运算放大电路为例,借助Detex公司的eXpress软件平台,运用基于混合诊断模型的建模分析技术进行分析,并对设计指标进行了评价;结果表明,混合诊断测试性建模方法在复杂电子设备测试性设计与分析应用中是可行、有效的。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

A New Classification of Path-Delay Fault Testability in Terms of Stuck-at Faults

A new classification of path-delay fault testability in a combinational circuit is presented in terms of testability of stuck-at faults in an equivalent circuit. Earlier results describing correlation of path-delay and stuck-at faults are either incomplete, or use a complex model of equivalent circuit based on timing parameters. It is shown here that a path-delay fault (rising or falling) is testable if and only if certain single or multiple stuck-at fault in the equivalent circuit is testable. Thus, all aspects of path-delay faults related to testability under various classification schemes can be interpreted using the stuck-at fault model alone. The results unify most of the existing concepts and provide a better understanding of path-delay faults in logic circuits.     

采用独立复位信号的同步时序电路可测试性设计

针对同步时序电路提出一种结合了插入可观测点的部分复位方法，该方法是基于迭代计算的电路状态信息和冲突分析测度而提出的．根据基于电路状态信息的测度和冲突分析所选择出来的部分复位触发器，可以割断电路中的关键回路，使得电路容易被初始化．同时减少在时序ATPG中的潜在冲突．以前的部分复位方法中，部分复位的触发器不能由独立的复位信号所控制，这也是不能彻底改善可测试性的一个重要原因．当部分复位触发器可以由独立的复位信号所控制时，电路的可测试性会显著提高．该文提出了一种新的可测试性结构来设计部分复位触发器，该方法同时减小了在管脚、延时和面积的开销。     

某型发动机控制器模拟接口电路测试性设计与验证

目前发动机控制系统的结构越来越复杂,为测试、维修带来了极大的不便,文中针对某型发动机控制器进行了测试性设计,并以其中模拟接口电路为例对设计情况进行了详细说明,最后采用故障注入手段对电路进行了测试性试验验证。验证结果表明发动机控制器测试性设计能够实时反映发动机控制系统的故障状态,让使用者或操作者能够依据这些状态参数准确判断出控制系统的工作状态。当发生故障时,可以快速定位到某一模块,并将故障隔离到某一功能电路,极大的提高了系统维护的效率。     

门级工艺映射中显式冗余的优化

高级综合结果中常量元件和输出悬空端口导致门级工艺映射结果中存在显式冗余,显式冗余无助于提高电路性能,反而增加功耗,降低电路的可测试性,使电路面积增大,应予消除,文中提出了显式冗余的队列循环优化算法,完全消除了此类冗余,从而有效地减少了生成电路的基片面积,提高了电路的可测试性。