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《微型机与应用》2017,(4)
针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx~ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。 相似文献
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闵应骅 《计算机研究与发展》1992,(2)
复杂的VLSI电路的分析,对设计验证、故障诊断与测试都至关重要.对于一个用某种连结性语言描述的几千个门以上的电路,除了用CAD工具去处理之外,人们对它无法理解,没有直观的印象.电路图很难画,画出来也很难读懂.因此,与自顶向下的设计相反,研究自下而上的分析方法很有必要.本文介绍一种电路的结构分析方法.基于此方法,我们分析出国际通用的ISCAS十个电路实例中的C6288是一种保留进位阵列乘法器.因而对C6288的功能、结构都搞得一清二楚. 相似文献
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基于高基阵列乘法器的高速模乘单元设计与实现 总被引:1,自引:0,他引:1
蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中.目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路. 相似文献
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文中针对最后一级采用4位CLA加法器级联的M×N位CSA/CLA阵列乘法器,讨论了一种非常有效的测试生成方法.该方法不依赖于乘法器的大小以及乘法器基本单元内部的具体实现结构,与前人的工作相比,缩短了测试时间.对于上述结构的CSA/CLA阵列乘法器,使用28个测试矢量即可得到100%的故障覆盖率.采用文中给出的测试矢量构造CSA/CLA阵列乘法器的BIST电路不需要改变乘法器的结构,因此对乘法器的正常工作性能几乎没有任何影响. 相似文献
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为了加快阵列乘法器的运算速度,降低延迟,提出了一种基于4选1多路选择器的乘法器设计方案。这种方案在每一步运算中同时处理两位操作数,使产生的部分积数量减少了一半,显著提高了乘法器的运算速度。FSATA乘法器采用VHDL语言进行编码,在Quartus上进行的仿真表明,相比于采用时序电路完成的设计,FSATA乘法器有更优的性能。 相似文献
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近似计算作为一种有效权衡精度与性能的新型计算方式,已被广泛运用于图像处理、数据挖掘和多媒体技术等能够容忍少量计算错误的相关应用中,然而此类应用存在大量乘法操作。为加快数据处理速度,设计一种新型的近似乘法器,采用近似加法实现部分累加运算,从而减少近似乘法器的资源消耗,同时通过流水线结构增加系统的时钟频率,进而提高数据吞吐率。统计结果表明,与精确乘法器相比,该设计可节省32.2%的查找表资源。在图像处理应用中,相较AMA、UDM等近似乘法器,该设计的峰值信噪比较高,图像重构的效果较好。 相似文献
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以多元逻辑电路(DYL)中的线性逻辑门为核心,构思体现这种基本逻辑结构特长的高速阵列式乘法器的结构原理以及该器件的测试方法,并获得了乘法时间小于10ns的乘法器,达到了我们预期的目标。该电路可以直接与TTL电路兼容使用。 相似文献
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为了解决VB.NET中控件不能象VB6.0使用数组的问题,提出了基于类的控件数组解决方案,并就类控件数组的设计原理和实现方法进行了介绍。 相似文献
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