基于FPGA的高速流水线浮点乘法器设计

设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器.该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Catry Look-ahead加法器求得乘积.时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中.     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。     

基于FPGA的流水线单精度浮点数乘法器设计

针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx~ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。     

混合压缩比结构16×16阵列乘法器设计

在比较各种树型结构的基础上,提出了一种适合于16×16阵列乘法器的混合压缩比结构。并且采用改进布斯编码算法和符号补偿技术,用VHDL语言设计出了一个16×16有/无符号数乘法器。仿真结果表明,该乘法器综合性能优于采用IA和Wallace结构的乘法器,可用作数字系统中的乘法单元模块。所提出的混合压缩比结构还可以作为10-2压缩器应用于更高位数乘法器的设计之中,具有较高的实用价值。     

一种保留进位阵列乘法器的分析

复杂的VLSI电路的分析,对设计验证、故障诊断与测试都至关重要.对于一个用某种连结性语言描述的几千个门以上的电路,除了用CAD工具去处理之外,人们对它无法理解,没有直观的印象.电路图很难画,画出来也很难读懂.因此,与自顶向下的设计相反,研究自下而上的分析方法很有必要.本文介绍一种电路的结构分析方法.基于此方法,我们分析出国际通用的ISCAS十个电路实例中的C6288是一种保留进位阵列乘法器.因而对C6288的功能、结构都搞得一清二楚.     

基于高基阵列乘法器的高速模乘单元设计与实现

蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中.目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路.     

CSA/CLA阵列乘法器的测试生成

文中针对最后一级采用４位ＣＬＡ加法器级联的Ｍ×Ｎ位ＣＳＡ／ＣＬＡ阵列乘法器,讨论了一种非常有效的测试生成方法．该方法不依赖于乘法器的大小以及乘法器基本单元内部的具体实现结构,与前人的工作相比,缩短了测试时间．对于上述结构的ＣＳＡ／ＣＬＡ阵列乘法器,使用２８个测试矢量即可得到１００％的故障覆盖率．采用文中给出的测试矢量构造ＣＳＡ／ＣＬＡ阵列乘法器的ＢＩＳＴ电路不需要改变乘法器的结构,因此对乘法器的正常工作性能几乎没有任何影响．     

FSATA乘法器的设计与实现

为了加快阵列乘法器的运算速度,降低延迟,提出了一种基于4选1多路选择器的乘法器设计方案。这种方案在每一步运算中同时处理两位操作数,使产生的部分积数量减少了一半,显著提高了乘法器的运算速度。FSATA乘法器采用VHDL语言进行编码,在Quartus上进行的仿真表明,相比于采用时序电路完成的设计,FSATA乘法器有更优的性能。     

一种高速近似乘法器设计

近似计算作为一种有效权衡精度与性能的新型计算方式,已被广泛运用于图像处理、数据挖掘和多媒体技术等能够容忍少量计算错误的相关应用中,然而此类应用存在大量乘法操作。为加快数据处理速度,设计一种新型的近似乘法器,采用近似加法实现部分累加运算,从而减少近似乘法器的资源消耗,同时通过流水线结构增加系统的时钟频率,进而提高数据吞吐率。统计结果表明,与精确乘法器相比,该设计可节省32.2%的查找表资源。在图像处理应用中,相较AMA、UDM等近似乘法器,该设计的峰值信噪比较高,图像重构的效果较好。     

基于流水线重构技术的16x16位乘加器的设计

比较了几种16x16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16x16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积。利用CadenceEDA工具对电路进行了仿真,仿真结果验证了设计的准确性。     

超高速阵列式数码乘法器的研制

本文介绍了一种新的数码乘法器结构 :采用一级逻辑门结构实现阵列式数码乘法器 ,并采用 CMOS工艺技术实现新结构的 8× 8位超高速阵列式数码乘法器。     

基于ASIC的有效DES/3DES流水线设计

介绍了DES和3DES算法，在此基础上给出了一种有效的流水线设计方法，该方法综合了面积和效率的考虑，通过FPGA的验证，证明其具有较强的实用性。     

超高速8×8阵列式乘法器的研制和测试

以多元逻辑电路(DYL)中的线性逻辑门为核心,构思体现这种基本逻辑结构特长的高速阵列式乘法器的结构原理以及该器件的测试方法,并获得了乘法时间小于10ns的乘法器,达到了我们预期的目标。该电路可以直接与TTL电路兼容使用。     

二维DCT算法及其优化的VLSI设计

提出了一种二维DCT算法及其优化的VLSI设计，即将二维DCT分离成2个一维DCT实现，只需一个一维DCT处理单元即可；进而通过对变换的系数矩阵进行化简。采用流水线技术，使用4个乘法器就可使电路达到高速；该电路结构具有模块化、布线简单、芯片面积小等优点，实验结果表明了VLSI设计的有效性。     

一种并行乘法器的设计与实现

根据补码的特点对Booth2算法进行了改进,在得到部分积的基础上,采用平衡的42压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述,并用Design_analyzer对其进行综合,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。     

基于类的VB.NET控件数组设计

为了解决VB.NET中控件不能象VB6.0使用数组的问题,提出了基于类的控件数组解决方案,并就类控件数组的设计原理和实现方法进行了介绍。     

Skein算法的流水线结构设计与实现

硬件实现的速度和性能是SHA-3算法甄选的重要指标。针对SHA-3末轮5个候选算法之一的Skein算法,结合其4轮迭代结构的关键路径较短而8轮迭代结构实现所用的选择器较少的优点,采用FPGA实现了一个两级流水线结构的Skein算法IP核。仿真验证结果表明,该算法在Xilinx Virtex-5上数据吞吐量达到6. 4Gbps,比之前的非流水线结构速度性能提高了82%以上,硬件资源利用率提高了2100,特别适用于Hash树计算。     

基于FPGA的可重构JH算法设计与实现

针对现有可重构JH算法硬件实现方案吞吐量较低的问题,利用查找表方法对S盒进行优化,使改进的JH算法在现场可编程门阵列上实现时具有速度快和面积小的特点,在此基础上提出一种可重构方案。实验结果证明,该方案最高时钟频率可达322.81 MHz,占用 1 405 slices,具有资源占用少、性能参数较好、功耗较低等特点。