无线传感器网络整合时钟同步方案

针对多数无线传感器网络时钟同步方案存在的仅纠正时钟偏移问题,提出一种新的解决方案,整合时钟偏移同步和时钟速率同步,通过3个连续的消息传输实现单跳同步,采用分层的生成树实现多跳同步。仿真实验结果表明,与现有的同步方案比较,该方案的同步错误更小,能够获得更长的再同步周期。     

一种有效的多时钟网络时钟树综合方案

时钟树综合在芯片设计后端物理设计过程中，对于保证数字集成电路的时序是非常重要的。针对设计中存在的分频时钟，在时钟树综合时，将源时钟和分频时钟放在同一个时钟树中，把分频时钟的时钟网络作为源时钟的子树，很好地解决了分频时钟和源时钟之间的时钟偏移，满足了同步时序要求。该方法用于实际设计项目中，取得了非常好的效果。     

传感器网络中基于时钟偏移的伪造节点攻击检测技术

研究一种基于时钟偏移的传感器网络中伪造节点攻击被动式检测技术。以节点之间的时钟同步数据作为输入,构建相对发送/接收时间差序列,提取数据发送源的相对时钟偏移。在此基础上,提出了DSNA（detect spoofed node attack）算法,通过检测相对发送/接收时间差序列异常识别伪造节点攻击,进一步在确定了攻击模式的基础上,对不同节点所发送的同步数据进行分类并提取时钟偏移作为指纹识别出伪造节点。在真实传感器网络环境下对检测技术进行了验证,结果表明该方法可以在被动方式下,快速准确地实现对伪造节点攻击的检     

单向时延测量的时钟同步技术及测量方法

单向时延测量是分析和评价网络端到端性能的重要参数,主机之间的时钟偏移和时钟频差会给单向时延测量引入不可忽视的误差.针对传统消除时钟频差中线性规划法对误差判别和处理数据量的不足,提出了极限类比的方法来估计时钟频差系数,并采用类PTP技术构造时钟同步来消除时钟偏移对测量结果的影响,本方法相比传统线性规划法有计算复杂度小、计算快捷的优点,在网络时延固定变化时,该方法更能准确反映网络时延变化,最后针对实际的网络时延测量结果进行了分析,验证了该方法的通用性和可行性.     

虚拟时钟指数逼近的无线传感器网络时钟同步协议

提出了一个基于虚拟时钟指数逼近的无线传感器网络时钟同步协议,采用一个虚拟时钟作为全网同步的基础,从而实现全网同步。由于采用虚拟时钟,使得各节点进入网络时有了统一的标准,对时钟扭曲和偏移采用指数逼近的方法,在相差较大时调整快,提高了同步效率。仿真数据证明,本协议能有效地提高同步效率,并适应于不同的网络拓扑。     

高速网络测量系统时钟同步的研究与分析

在监测网络流量行为中，时钟同步是提供准确的网络测度测量值的前提保证．单向延迟等网络性能测度至少需要毫秒级的同步精度。然而，在高速、大规模、分布式的网络环境下，高速的网络流量影响了系统的时钟响应信号，使得原本是线性模型的相对时钟偏移模型受到影响，这一影响使得即便使用NTP或者GPS，都无法很好地解决时钟同步问题．本文以一个分布式的抽样测量监刚乐境PERME和CERNET地区网主干为依托，详细分析和讨论了高速IP网络中的时钟偏移问题．通过大量真实的实验数据时高速网络中的时钟同步问题进行了研究和分析．同时，对如何解决实验中出现的模型的非线性问题指出了自己的见解．     

车载ATP安全技术平台同步机制

车载ATP安全技术平台是基于三模冗余的三取二容错计算机。针对3套计算机系统的同步问题,基于采用公共外时钟同步与时钟漂移变化率有界结合的模型对本地时钟进行偏移和漂移补偿,实现系统本地时钟的同步。在此基础上,软件采用时序控制的方式实现三模系统的任务同步。多次实验结果表明,该同步机制能满足三取二容错计算机在同步技术上的要求。     

面向单向延迟测量的时钟同步技术研究

为测量网络传输中的单向延迟等性能参数以准确提供和分析网络的性能状况,时钟同步的精度要求已非时钟同步协议(NTP)所能完成。该文对近年来出现的各种针对此问题的时钟同步技术研究和实现展开综述性陈述,并在此基础上提出Altair&Vega(A&V)方法。该方法修正了Moon方法中理论推导的欠妥之处,建立两主机之间同步模型,能提供高精度的相对时钟偏移修正。     

大规模无线传感器网络的时间同步方法研究

针对网络构建和应用,给出大规模无线传感器网络的定义及特点.给出时钟模型,并根据时钟模型分析时间同步的误差来源.在分析比较现有偏移补偿同步方法的基础上,提出偏移补偿与漂移补偿相结合的时间同步方案.     

基于节点自补偿的ＩＥＥＥ １５８８时钟同步算法

为了解决无线传感器网络应用中节点时钟因各自频率与偏移不同步的问题,提高时钟同步的精度和收集到数据的时效性,本文提出基于节点自补偿的IEEE 1588时钟同步算法。该算法在IEEE 1588协议中时钟同步的基础上引入主从节点补偿的理念,以主节点为全局中心,周边所有的从节点依据与主节点时钟间的Kalman最优估计差值进行自补偿,从而达到更高精度的同步。实验表明：经过补偿算法优化后的时钟偏移同步性能综合提升较大,同时同步后时钟系统更稳定,能量损耗低。     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

抗工艺变化的时钟偏差规划

提出了在时钟偏差规划过程中减小中心误差平方值的增量式松弛量分配方法.在给定的时钟周期下,根据当前约束条件中所包含的组合电路的最大/最小时延值的权重,合理地为具有不同变化量的约束条件边界分配不同的松弛量.实验结果表明:该方法可以有效地分配偏差值与约束边界间的安全区,从而大幅提高在工艺变化条件下电路的可靠性.     

异步子字并行乘累加单元的设计与实现

异步电路能很好地解决同步集成电路设计中出现的时钟扭曲和时钟功耗过大等问题。本文采用异步集成电路设计方法设计了一款32位异步子字并行乘累加单元,并在0.18μm工艺条件下实现了该单元。通过使用特殊的部分积译码电路,该乘累加单元能支持多种子字并行模式,适用于多媒体处理。评测结果表明,异步乘累加单元的性能和功耗指标均优于采用同样结构的同步乘累加单元。     

基于去同步技术的异步8051设计与实现

随着半导体工艺的发展,同步电路面临的时钟偏差、功耗等问题日益突出,异步设计方法得到广泛研究和关注。去同步技术可以方便地实现从同步向异步的转化,成为很有前途的异步电路设计方法。基于去同步技术设计实现了一款异步8051微控制器,着重介绍了基于去同步技术的设计流程与异步控制器设计方法。分析表明,在相同的电压、温度条件下,该异步8051性能与同步8051相当,而功耗约为1/2。     

基于Petri网的异步电路设计关键技术研究

Petri网是异步并发现象建模的重要工具,以异步处理器为代表的异步电路以其在解决时钟扭曲,低功耗方面的优势受到越来越广泛的关注,异步电路设计的主要问题之一是缺乏成熟的EDA工具支持异步电路的设计风格,采用基于信号转换图(STG)的方法,完成了一个基于握手协议的异步控制部件的Petri网模型建立以及仿真和实现。并进一步给出了一个异步FIFO的设计应用实例。通过标准的时序仿真方法,得到的仿真结果表明上述方法能够很好地完成异步电路的设计而且在综合效率和资源利用上有明显的改进。     

FPGA芯片中边界扫描电路的设计实现

应用在FPGA芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG下载方式。FPGA芯片的规模越来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20倍左右。     

基于模拟退火方法的多级时钟树的构建

在时钟布线中，时钟信号和时钟偏差对电路性能的影响越来越明显。针对传统的时钟网络拓扑生成算法存在的不足，提出了时钟二叉树的“多级”模型并设计了基于模拟退火方法的时钟二叉树形成算法。用该算法对随机测试例子和标准标杆测试例子的测试中发现，较之传统的启发式算法，该算法能产生更好的测试结果。     

基于FPGA与GPSP的时统设备研发

在系统设计中,高度集成的现场可编程门阵列可以通过编写软件的方法来实现硬件功能,具有电路简单、应用方便等优点。本文介绍了ALTERA公司的ACEX1K系列芯片,及其在基于GPS的时统设备中的应用。利用其ClockLock和ClockBoost电路保证了时钟脉冲延迟和相位差的减小、时钟倍频的实现。     

Passive element free variation aware decision circuit for 40 Gb/s CDR application

The signal integrity metrics such as jitter, noise, peak-to-peak signal swing and power dissipation play a pivotal role in determining the quality of high data rate on-chip wireline communication and a decision circuit is the most vital section of it. This article explores an area efficient 40 Gb/s configuration of passive element free current mode decision module implemented in 90 nm CMOS technology. The simulation using Cadence Virtuoso platform is carried out at a power supply of 1.2 V along with a clock frequency of 40 GHz and pseudo random bit sequence data input of (2⁷ − 1) having 1 ns bit period. The device foot print of entire arrangement is (76 × 23) µm², which reads a power dissipation, delay, PDP, peak-to-peak jitter and RMS jitter of 7.02 mW, 198.1 ps, 1.391 pJ, 58.00 ps and 13.12 ps respectively. Monte Carlo runs with ‘no skew’ and 5% process skew are performed at different corners to prove the robustness of the design. The whole circuit is finally validated at lower technology node like 28 nm UMC.

     

工艺参数变化下的基于统计时序分析的时钟偏差安排

针对工艺参数变化的情况,提出一种成品率驱动的时钟偏差安排算法.提出统计时序约束图的概念,利用统计时序分析的结果将时序电路转换为统计时序约束图;将寻找关键环问题转换为最小费用/时间比值环问题,并按比例分配关键环中的时钟偏差的安全余量.实验结果表明,该算法有助于提高集成电路的成品率.