基于FPGA的AVS帧内预测的研究与设计

本文通过对AVS视频标准中帧内预测算法的研究,提出了一种新的基于FPGA的AVS解码器帧内预测模块的设计方案。文中设计的通用运算单元,提高了硬件资源的可重构性,降低了帧内预测的计算复杂度。设计中采取有效的控制逻辑,对复杂的plane模式进行预处理,提高了预测速度。上述设计已通过RTL级综合及仿真,并在结合AVS参考模型RM52j和ver-ilog语言的DPI接口建立的验证平台上,验证了该模块功能的正确性。     

一种可重构的H.264帧内预测硬件结构

H.264中的帧内预测是宏块解码的一部分,用来去除当前图像中的空间冗余,提高编码效率.本文根据帧内预测的特点,提出了一种合并运算的可重构硬件解码结构,将不同预测模式的相同运算进行整合,提高硬件模块的可重用性,在压缩硬件面积的同时,保证帧内预测的解码效率.基于上述方法实现的帧内预测模块已经通过了RTL级仿真和综合,在133MHz时钟频率下能够满足Baseline档次30帧/秒,分辨率为352x288视频序列的实时编解码对质量和速度的要求,被应用于符合H.264标准的网络视频会议平台中.     

AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

AVS编码器帧内预测模块

通过对AVS(Audio and Video Standard,音视频编码标准)标准中帧内预测算法的分析,提出了一种新的适用于AVS编码器帧内预测模块的优化设计方案.设计中使用两维滤波单元,简化了参考数据选择机制;使用设计的基本预测单元PE(Primary Element)构造运算单元阵列对当前块进行并行处理,提高了预测速度;设计了脉动阵列用于实现复杂色度Plane模式的预测.基于Verilog HDL语言在FPGA上实现该设计并在ModelSim上进行仿真,结果表明,本设计提高了编码效率以及降低硬件资源的消耗,并满足实时编码高清视频的要求.     

一种HEVC帧内预测快速算法

HEVC作为新一代的视频编码标准,比现有H.264标准的压缩效率提高近一倍,但其存在复杂度较高的问题。为此,针对HEVC中帧内预测最耗时的模块,即编码单元块划分模块和帧内预测模式选择模块,提出一种适合HEVC帧内预测的快速算法。该算法将率失真(RD)代价作为阈值参数,利用候选模式集中预测模式被选中概率快速递减的规律,基于RD代价进行帧内预测块划分和帧内预测模式选择。实验结果表明,该算法在相同编码质量条件下可减少59%的HM10.0帧内预测模块复杂度,相应比特率的增加幅度小于1.34%。     

HEVC帧内预测Planar和DC模式的VLSI架构设计与实现

在研究新一代高性能视频编码标准（HEVC）帧内预测中planar和DC模式预测算法的基础上,分别设计了高效VLSI架构,通过状态机的自适应控制和模块的复用来实现速度的提高和面积的减少。针对planar模式,设计了一种基于状态机自适应控制的寄存器累加架构;针对DC模式,设计了一种基于算法的分割处理架构。实验结果表明,所设计的架构在TSMC180 nm的工艺下最高频率为350 MHz,面积合计为68.1 kgate,能够实现对4∶2∶0格式7 680×4 320@30 f/s视频序列的实时编码,最高工作频率可以达到23.4 MHz。     

AVS解码器帧内预测模块硬件优化设计

根据AVS标准中的帧内预测算法特点提出一种用于AVS解码器的帧内预测硬件模块优化设计方案,该设计使用两维滤波单元对参考数据进行处理,每个块的帧内预测运算在8个时钟周期内完成.与此同时,结合寄存器的移位操作简化参考数据选择机制,避免大量高位宽数据选择器的使用,减少资源的消耗.综合结果表明,该设计满足高清图像的实时解码需求.     

基于FPGA的AVS帧内预测电路设计

提出了一种AVS高清视频编码器帧内预测模块硬件结构。通过对AVS帧内预测各个预测模式的分析,设计了帧内预测编码流水线结构和模式预测运算单元电路。根据各预测模式的编码运算关系,合理安排流水线结构,采用8 bit数据并行流水处理,实现了高清视频帧内预测实时编码。将除Plane模式之外的其他预测模式采用同一硬件电路来实现,对运算比较复杂的Plane模式单独设计了硬件结构,节省了硬件资源。     

面向CPU-GPU平台的HEVC编码器优化

针对CPU-GPU平台提供了一种能显著降低高效视频编码(high efficiency video coding,简称HEVC)复杂度的优化方案.根据编码器的复杂度分布及不同模块的特点,针对帧内预测、帧间预测以及环路滤波分别进行了优化.在帧内预测中,基于相邻编码单元(coding unit,简称CU)之间的相关性,提出了一种CU的深度决策方法以及一种减少率失真优化(RDO)的模式数量的方法,降低了帧内编码的复杂度.在帧间预测中,提出将耗时最大的运动估计模块完善在图形处理单元(GPU)上,通过中央处理单元(CPU)和GPU的流水线工作获得了明显的加速,并基于预测残差的能量提出了一种编码单元提前终止划分的方法,有效降低了帧间编码复杂度.在环路滤波中,提出了一种GPU端的自适应样本点补偿(sample adaptive offset,简称SAO)参数决策方法及去块滤波方法,有效分担了CPU端的复杂度.上述优化实现在HM16.2上,实验结果表明,提出的优化方案可以获得高达68%的编码复杂度节省,而平均性能损失仅为0.5%.     

一种基于对称的H.264帧内预测模式

为了减少视频编码中帧内预测的数据量，进一步提高帧内预测的精确度，提出一种基于对称的帧内预测模式IPMBS以及在该模式下的帧内预测编码的模式选择算法。该模式利用自然图像的对称性和图像相邻块的数据相关性进行帧内块预测，其算法综合考虑了相邻块中的若干像素，利用H.264中帧内预测编码的RD优化原则来自适应选择预测模式，达到提高预测精度以及提高压缩率的目的。基于H.264参考模型JM10.1的实验结果表明，该预测模式和算法在仅增加很少复杂性的前提下可以获得较好的压缩编码性能，并为帧内预测研究提供了新的思路。     

H.264快速帧内预测模式选择算法

H.264引入帧内预测技术提高了I帧的编码效率,但也大大增加了编码的计算复杂度。为了降低计算复杂度,根据预测模式算法的特征提出了一种基于像素边缘矢量方差及子块宏块映射关系的帧内预测模式快速选择算法。实验结果表明,该算法在保证图像质量和比特率大致不变的前提下,极大地降低了帧内预测编码的计算复杂度。     

H.264/AVC快速帧内预测模式选择算法

H.264引入帧内预测并采用拉格朗日率失真优化(RDO)技术来选择最佳帧内预测模式,提高I帧的编码效率,但也大大增加了编码的计算复杂度。为了降低计算复杂度,根据帧内预测算法特征提出了一种基于像素方向相关性的帧内预测模式快速选择算法。实验结果表明,该算法在保证图像质量和比特率大致不变的前提下,极大地降低了帧内预测编码的计算复杂度。     

HEVC中率失真优化算法的动态可重构实现

基于视频阵列处理器高效视频编码HEVC实现中,HEVC灵活的编码块增加了率失真优化算法硬件实现的难度,难以实现阵列规模和不同块的灵活切换.针对这一问题,提出一种动态可重构的率失真优化实现方法.基于上下文切换的动态重构机制,完成不同规模、不同块大小算法之间的灵活切换,并以率失真优化算法作为帧内模式选择的判别依据,实现帧内预测的模式重构.实验结果表明,与专用硬件实现的率失真优化算法相比,在算法灵活切换的同时,硬件面积减少了8.2％,算法执行的时钟周期数减少了16.5％.     

H.264帧内预测快速算法

为了减小基于率失真优化(RDO)和Hadamard变换的帧内预测算法的计算量,H.264编码器同时给出了不采用RDO和不采用Hadamard变换的低复杂度帧内预测算法(H.264参考软件JM11.0的参数RDOptimization和UseHadamard被置0);这种低复杂度算法大大地减小了计算量,然而在实时性较强的场合,帧内预测算法的计算量仍需进一步减小,为此文章提出了一种快速帧内预测算法;该算法首先根据宏块的奇偶性仅选择同一位置的两个色度宏块中的一个宏块的数据来确定这两个色度宏块的预测模式,接着根据低分辨率图像和简化的代价标准确定出亮度宏块的最佳16x16预测模式,最后根据最佳16x16预测模式、快速4x4帧内预测模式选择算法及灵活的代价比较确定出亮度宏块的编码类型及预测模式;试验结果表明,与低复杂度的帧内预测算法相比,在图像质量和码率变化不大的同时,文章的预测算法的平均帧内预测时间能减少50%以上。     

H.264帧内预测的FPGA实现

实现H.264实时性面临的主要障碍是计算量大,预测操作占其总计算量的30%以上。该文使用FPGA实现一种以梯度作为判据的快速帧内预测算法。该算法借助FPGA逻辑资源丰富、高速并行运算、I/O接口丰富的特点,采用多级流水线、乒乓操作的电路结构。相应的帧内预测模块结构清晰,处理速度较DSP（TMS320C6211）提高46.41倍,满足了视频图像处理的实时性要求。     

An architectural co-synthesis algorithm for energy-aware Network-on-Chip design

Network-on-Chip (NoC) has been proposed to overcome the complex on-chip communication problem of System-on-Chip (SoC) design in deep sub-micron. A complete NoC design contains exploration on both hardware and software architectures. The hardware architecture includes the selection of Processing Elements (PEs) with multiple types and their topology. The software architecture contains allocating tasks to PEs, scheduling of tasks and their communications. To find the best hardware design for the target tasks, both hardware and software architectures need to be considered simultaneously. Previous works on NoC design have concentrated on solving only one or two design parameters at a time. In this paper, we propose a hardware–software co-synthesis algorithm for a heterogeneous NoC architecture. The design goal is to minimize energy consumption while meeting the real-time requirements commonly seen in embedded applications. The proposed algorithm is based on Simulated-Annealing (SA). To compare the solution quality and efficiency of the proposed algorithm, we also implement the branch-and-bound and iterative algorithm to solve the hardware–software co-synthesis problem of a heterogeneous NoC. With the given synthetic task sets, the experimental results show that the proposed SA-based algorithm achieves near-optimal solution in a reasonable time, while the branch-and-bound algorithm takes a very long time to find the optimal solution, and the iterative algorithm fails to achieve good solution quality. When applying the co-synthesis algorithms to a real-world application with PE library that has little variation in PE performance and energy consumption, the iterative algorithm achieves solution quality comparable to that of the proposed SA-based algorithm.     

基于PE3236的频率合成器电路设计与实现

设计并实现了一种L波段的锁相环频率合成器.采用集成芯片PE3236,分析了PE3236和频率合成器的特性,分析了电路结构,计算并确定了各个部件的参数,完成了硬件电路的设计.测试结果表明能够合成需要的频率,频率合成器环路工作稳定,并且可以根据需要改变频率,表明了设计的正确性.     

H.264/AVC帧内4×4块快速帧内预测算法

H.264引入帧内预测并采用率失真优化（RDO）技术来选择最佳帧内预测模式,提高I帧的编码效率,但也大大增加了编码的计算复杂度。为了降低计算复杂度,提出了一种基于DCT变换的能量函数的快速帧内预测选择算法。实验结果表明,该算法在保证图像质量和基本保持编码效率的前提下降低了近一半的编码时间。     

Energy-aware scheme for the 3D-HEVC depth maps prediction

This paper presents an energy-aware scheme to reduce the energy consumption on the 3D high-efficiency video coding (3D-HEVC) depth maps prediction. Besides, a qualitative discussion is presented for intra- and inter-frame predictions that conduced to the proposition of a simple energy-aware scheme. Through our analysis, the HEVC intra-prediction is applied over homogeneous regions, whereas bipartition modes are preferred to encode edge regions. Based on this fact, the Simplified Edge Detector (SED) is proposed to employ a fast intra-mode decision. The SED anticipates the blocks that are likely to be better predicted by the HEVC intra-prediction, avoiding evaluations of bipartition modes. On inter-prediction, the TZ Search (TZS) is employed in the 3D-HEVC reference software (HTM) to encode both texture frames and depth maps. However, considering the depth maps properties, lightweight fast algorithms should be considered instead of TZS. Thus, fast algorithms such as Diamond Search, Small Diamond Search (SDSP), and One-at-a-Time Search were evaluated in this paper, aiming to reduce the complexity and energy, whereas sustaining good coding efficiency. By analyzing the depth channel, this scheme (considering intra- and inter-predictions) is able to provide an encoding time reduction of 21.2–23.1 %. As drawback, the combined solution increases the BD-rate in 0.62–0.87 %, in the synthesized views. When considering general-purpose processors, our solution is capable of providing a reduction in the energy consumption ranging between 9.85 and 10.41 %, according to our software analysis using the running average power limit. By using the SDSP combined of SED algorithm instead of HTM-10.2 baseline solution, it is possible to achieve a reduction of about 54 % in the energy consumption, and about 1.8 times in the power dissipation, when running on a dedicated hardware design. Considering that depth maps are only used for view synthesis, a subjective quality assessment was performed using synthesized views, and the results demonstrate that our solution presents minimum quality losses.