浮点乘法器中IEEE舍入的实现

描述了浮点乘法器中舍入的基本方法,介绍了一种实现舍入的系统的设计方法和硬件模型,并对它进行了分析,在这种系统设计方法的基础上,提出了一种直接预测和选择的舍入方案。     

一种快速的浮点乘法器结构

一种支持IEEE754浮点标准的全流水结构的浮点乘法器被提出．在该浮点乘法器中,提出一种新型的双路浮点乘法结构．这种结构相比于全规模乘法器,在不增加面积的前提下,缩短乘法树关键路径延迟13．6％,提高了乘法器的执行频率．这种乘法器有3个周期的延迟,每个周期能接收一条单精度或双精度浮点乘法指令．使用FPGA进行验证,并使用标准单元实现．采用0．18μm的静态CMOS工艺,执行频率为384MHz,面积为732902．25μm^2．在相同工艺条件下,将这种结构与其他乘法器结构进行比较,结果表明这种结构是有效的．     

基于FPGA的高速流水线浮点乘法器设计

设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器.该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Catry Look-ahead加法器求得乘积.时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中.     

基于改进4—2压缩结构的32位浮点乘法器设计

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.     

基于改进4-2压缩结构的32位浮点乘法器设计

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.     

一种可重构的单精度近似浮点乘法器设计

人工智能（AI）和物联网（IoT）技术的迅速发展,对计算能效提出了更高的要求,终端设备在硬件资源开销方面同样面临巨大挑战. 为了应对能效问题,新型低功耗近似计算单元的设计得到了广泛研究. 在数字信号处理和图像处理等应用场景中,存在大量的浮点运算. 这些应用消耗了大量的硬件资源,但它们具有一定的容错性,没有必要进行完全精确的计算. 据此,提出了一种基于移位近似算法MTA（multiplication to shift addition）和非对称截断的单精度可重构近似浮点乘法器设计方法. 首先,采用了一种低功耗的近似算法MTA,将部分操作数的乘法运算转换为移位加法. 其次,为了在精度和成本之间取得平衡,设计了针对操作数高有效位的非对称截断处理,并对截断后保留的部分进行精确计算. 通过采用不同位宽的MTA近似计算和改变截断后部分积阵列的行数,生成了广阔的设计空间,从而可以在精度和成本之间进行多种权衡调整. 与精确浮点乘法器相比,所提出设计MTA5T5的精度损失（MRED）仅约为0.32%,功耗降低了85.80%,面积减少了79.53%. 对于精度较低的MTA3T3,其精度损失约为1.92%,而功耗和面积分别降低了90.55%和85.80%. 最后,进行了FIR滤波和图像处理的应用测试,结果表明所提出的设计在精度和开销方面具有显著优势.     

X-DSP浮点乘法器的设计与实现

为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth 2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compiler,采用第三方公司0.13μm CMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500MHz,面积67529.36μm2,功耗22.3424mW。     

高效结构的多输入浮点乘法器在FPGA上的实现

传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。     

浮点乘加部件延迟对浮点性能影响的研究

浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟.为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响.以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器平台,对SPEC CPU2000浮点测试课题进行评估.实验结果表明,该延迟优化有利于提高浮点性能,最大提高5.25％,平均提高1.61％.     

用于专用DSP处理器的高速低功耗的IEEE 32位浮点加法器

本文我们描述了一个符号IEEE954单精度浮点标准的加法器。这个浮点加法器的设计基于TSMC2．5V 0．25um CMOS工艺，它将用于200MHz的专用DSP处理器，为了在高速运算的同时降低功耗，本文在采用了并行运算提高速度的同时，通过控制逻辑模块关闭不必要的运算模块的操作来减少整个电路功耗，另外，在电路设计中大量使用传输管逻辑，提高速度并降低整个电路的面积和功耗，加法器的运算时间是3．986ns。     

浮点加法器电路设计算法的研究

介绍了浮点加法器电路设计的基本算法,阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Ｔｗｏ－Ｐａｔｈ算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导１的预判的基本原理。最后提出了一种进一步改进Ｔｗｏ—Ｐａｔｈ算法的方案。     

基于标准的通用浮点运算功能测试

本文讨论了通用微处理器标准浮点运算正确性检测方法，对测试数据的生成、检测策略、比较方法等作了深入的研究，并介绍了测试程序流程。     

基于浮点DSP的抽油机动态补偿控制器

简述了基于浮,DSP的动态无功补偿器,快速准确检测和计算出电网中的各项参数,采用以固态继电器为电容组的切投开关,实现对三相变化负荷的快速跟踪和响应,有效地提高了抽油机供电系统的电能质量。     

Rounding facility for solid modelling of mechanical parts

A rounding facility is described that can perform some of the most common edge and corner smoothings encountered in the design of mechanical parts. The roundings are based on the rolling ball principle and the underlying geometric modeller uses boundary representation. The surfaces used are natural quadrics and tori.     

单精度浮点运算单元的FPGA设计与实现

针对以前浮点运算依靠软件实现的弊端,提出采用自顶向下的设计方法,模块化的设计思想来实现FPU整个设计,这种设计方法增强了系统的可移植性及可改进性;系统在CycloneⅡEP2C35FC684C6的FPGA上综合实现,验证结果表明,在满足各项功能要求的前提下,其系统最高时钟频率可达到47.4MHZ,提高了浮点运算单元的处理速度。     

一种并行的Sticky位计算方法

本文提出了通过基于预处理和逻辑转换的并行Sticky位的计算方法。该方法已经成功地应用到64位高性能CPU的浮点部件设计中,能有效提高浮点部件的延时性能。     

统计报表数据取整算法

统计数据是由下级向上级逐层上报,上级部门常常需要对下级部门的数据进行汇总取整。由于统计报袁的横向和纵向是有关系的,取整常常会打破报表的平衡关系。提出了统计报表数据取整的计算机算法。     

浮点和与点积计算结构研究

浮点数求和与点积计算在科学计算,信号处理,图像处理等领域中广泛应用.对浮点和与点积计算的硬件结构进行了研究.在只有一次舍入误差的前提下,提出一种通用的浮点数求和算法和结构,利用重对阶方法,解决了多个粘贴位和尾数过抵消所产生的精度损失问题.然后将这种算法移植到浮点点积计算中.为了增加结构的通用性,将提出的结构和常用的SIMD计算单元进行结合.根据提出的算法,设计实现了FADD4和FDP4的硬件结构,和使用离散的加法器和乘法器来实现求和与点积的方法相比,计算速度分别提高了20.4％和42.1％.