高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

QC-LDPC码的高性能译码器实现

在对分层译码算法优化的基础上,提出一种多码率QC-LDPC译码器。采用改进的分层消息传播算法实现快速收敛,将译码迭代次数降到经典方法的50%以下。架构中用于存储中间置信信息的存储器数量只有4个,减少了芯片面积和功耗。校验节点置信度更新采用校正的整数量化的分层算法,降低了计算复杂度。选取的校正因子降低了译码器的误码率。基于该架构实现QC-LDPC译码器,融合3种码率,芯片规模为60万门,时钟频率为110 MHz,1/2码率的译码速率可达134 Mb/s。     

基于改进的分层译码算法的QC-LDPC译码器设计

对空间数据系统委员会(CCSDS)推荐的QC-LDPC码进行了研究,给出了改进的分层译码算法.基于改进的分层译码算法设计部分并行结构QC-LDPC译码器,译码速率较快,适合应用需求,并通过仿真验证所设计的译码器的性能.     

基于GPU的LDPC增强准最大似然译码器并行实现

增强准最大似然(EQML)译码器对于码长较短的低密度奇偶校验(LDPC)码的译码性能优于传统置信传播(BP)译码器,可较好满足5G移动通信的高可靠性要求,但由于其计算结构复杂导致译码速度大幅降低。为提高EQML译码器的译码速度,提出一种基于GPU的EQML译码器并行化加速方案,压缩并存储不规则LDPC码的奇偶校验矩阵,通过对传统BP译码算法进行重新排序以最大化利用Kernel中的线程,并对再处理过程中的每个阶段进行多码字并行译码,实现内存访问优化及流并行译码。实验结果表明,基于GPU的EQML译码器在保持纠错性能的同时,相比基于CPU的EQML译码器的译码速度约提升了2个数量级。     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

一种基于置信度传播的立体匹配算法

在双目立体视觉中立体匹配问题存在歧义性,是视觉研究中难点问题之一。通过采用分水岭分割图像的方式有效的对图像进行了过分割处理,实现了基于图像块置信传播的匹配算法。最后用Middlebury College图像库中的图像对算法进行了验证,实验结果表明这种方法能够获得很好的匹配效果,克服了传统立体匹配中精度低和速度慢的缺点。     

基于SIMD结构的多标准LDPC译码器的VLSI实现

近年来,支持多标准的LDPC译码器已逐渐成为研究的热点.与传统译码器相比,所设计的LDPC译码器具有以下优点:1.实现了一个码率、码长可配置结构,进而可以支持多种标准;2.采用了一种改进型TPMP算法,使译码器的存储器容量大大减少,避免了因分块LDPC码的非规则性所造成的数据冲突问题;3.采用基于SIMD处理器的硬件结构,实现了硬件的高度规整性,易于芯片布局布线;4.设计了一个6级可配置流水线,可分时构造校验节点处理单元和变量节点处理单元,提高了硬件利用率和系统数据吞吐率.用这种架构实现了一个同时支持CMMB和DTMB两个标准的多标准LDPC译码器;芯片规模为75万门,时钟频率为220MHz,数据吞吐率为300Mbps.     

低功耗并行LTE-Turbo译码器的VLSI结构设计及实现

针对3GPP LTE标准中的Turbo码,设计了一种基于最大后验概率算法的低功耗并行译码器.根据二次置换多项式交织器的整数数学特性,分解并行处理中每个译码器的交织地址为子码块地址和块内偏移地址,提出一种高效的递归计算子码块交织地址的算法,使得并行度可以为任意值,而不仅仅限于2的幂次;并依此设计了低复杂度的实时递归计算交织器的互连结构,以避免传统实现方法中对交织地址的存储,有效地简化了Turbo译码器本征信息处理的互连网络,减小了实现面积和功耗;最后从结构级进行优化设计,进一步减少面积和功耗.实验结果表明,在40nm的工艺下,约束工作电压为1.18V、时钟频率为282MHz,版图实现可以达到130Mb/s的吞吐量,且功耗仅为107mW,每次迭代能量效率为0.107nJ/bit.     

基于置信传播的LDPC码译码算法

对基于置信传播的LDPC（低密度奇偶校验）码译码算法（SPA算法）。进行了分析和研究,在此基础上提出了一种方便寻址的串行结构译码方法,对其作案了性能仿真和实现复杂度分析。分析结果表明,这种LDPC译码结构简化了寻址过程,节省了资源,具有一定的普遍适用性。     

基于时空全局优化的视频修复

提出一种基于样本的视频修复算法,将视频修复问题看作是嵌入到时空视频体中的一个三维图的离散的全局优化问题,可有效地修复视频中较大破损的区域.首先建立待修复视频的马尔科夫随机场(MRF),然后设置新的目标函数,将修复问题转化为马尔科夫随机场的多标号问题,使待修复区域与其周围区域在颜色的相似性和运动的相似性保持一致性.进而提出了灵巧置信传播求解算法,有效求解此目标函数,大大降低了标准置信传播算法的时空复杂度.还提出了与视觉相关的像素权值的概念,使得算法能更好地按照视觉合理性计算时空块的相似度.对复杂动态场修复结果实验表明,较现有算法,文中算法能更好地修复出显著结构和运动信息.     

低成本可配置DTMB系统信道估计的VLSI实现

提出一种应用于DTMB系统信道估计的低成本可配置实现方案.在该方案中,本文所提出的基于快速Walsh变换的新型循环相关结构,在没有增加任何硬件成本的前提下,可以同时支持码长分别为256和512的两种PN序列进行相关运算.采用SMIC 0.18标准CMOS工艺综合,本文所提出的信道估计循环相关器可以稳定工作在50MHz的系统时钟频率下,逻辑资源消耗为41355等效门.电路仿真结果表明本文提出的结构比已有的设计结构节省了约60%的功耗,硬件开销减少了48%.     

一类准循环LDPC码的平衡环的算法

在用循环置换矩阵构造准循环LDPC码时会出现一类无法消除的环,称为平衡环。分析了准循环LDPC码的平衡环的结构,并给出了搜索任意长度的最简平衡环的关联矩阵的方法。     

MPEG-4变长解码器设计及VLSI实现

变长编码（Variable Length Codes，简称VLCs）由于其较强的数据压缩能力而被广泛应用在多媒体数据压缩领域，变长编码又分为传统的前缀码和具有错误恢复能力的可逆变长编码（Reversible Variable Length Codes，简称RVLCs）．传统VLCs的自身性质使它对信道错误的恢复能力很弱，RVLCs解码遇到传输错误时，充分利用了可用的数据．错误恢复能力强于VLCs．本文详细描述了传统VLCs和RVLCs解码器的解码算法和解码器的体系结构设计，最后，给出了一个基于MPEG-4 ASP@L5的变长解码嚣VLSI实现，结果表明，该实现完全适用于MPEG-4实时编解码系统．     

高效LDPC译码器的优化与FPGA实现

针对高效LDPC译码器设计过程中的参数选择问题,提出了针对Turbo译码消息传播（Turbo decoding message passing,TDMP）译码算法的离散密度进化算法。利用这种离散密度进化算法对译码算法中的校正因子及量化精度进行了优化。与传统的通过数值仿真进行优化的方法相比,本文算法效率大大提高,且效果显著。测试结果表明,优化的定点化译码器与纯浮点仿真相比性能只相差0.1 dB左右。在译码器实现结构设计中提出了一种基于分布式RAM的P消息循环存储结构,与传统的基于寄存器和Benes网络的存储器结构相比,资源消耗明显下降。在Xilinx公司的FPGA平台上进行了硬件实现与测试,结果表明与同类译码器相比在资源消耗和吞吐率上均有一定优势,是一种高效的LDPC硬件译码器。     

一种用于规则QC-LDPC码的高效译码方法

针对一类规则QC-LDPC码,提出一种高效的Log-BP译码方法,通过矩阵分裂,将原监督矩阵分裂成多个小矩阵,将原本的校验节点更新运算拆分成多次处理,以降低log-BP迭代运算的复杂度,给出该方法的迭代运算顺序。与现有的log-BP译码方法相比,该方法在相同的码速率下,校验节点运算单元与变量节点运算单元总规模减小了1/3;在相同的硬件资源下,译码速率提高了1/3,且校验节点运算单元与变量节点运算单元结构趋于对称,有利于设置更少的流水线级数、获得更好的时钟性能。     

AVS解码器帧内预测模块硬件优化设计

根据AVS标准中的帧内预测算法特点提出一种用于AVS解码器的帧内预测硬件模块优化设计方案,该设计使用两维滤波单元对参考数据进行处理,每个块的帧内预测运算在8个时钟周期内完成.与此同时,结合寄存器的移位操作简化参考数据选择机制,避免大量高位宽数据选择器的使用,减少资源的消耗.综合结果表明,该设计满足高清图像的实时解码需求.