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相似文献
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1.
李文英  蒋敦斌 《测控技术》2008,27(3):91-93,95
以锁相环(PLL)中重要的IC为例,介绍了片内鉴相器不同类型的结构特点,分析了常用鉴相器(PC)的"死区"以及压控振荡器(VCO)与鉴相器之间的相互干扰原因,并从实际出发提出了相应的改进措施。最后,还提出了有关扩展压控振荡器的频率范围和改善其控制电压的关键技术。  相似文献   

2.
一种改进的全数字锁相环设计   总被引:4,自引:0,他引:4  
本文在介绍了经典全数字锁相环(all digital PLL,ADPLL)的基础上,提出了具有捕获锁定未知输入信号频率功能的ADPLL,使用方便,应用广泛.本文详尽的描述了系统的工作原理和关键部件的设计,通过计算机进行了仿真验证,并在可编程逻辑器件(FPGA)中予以实现.  相似文献   

3.
提出一种SCL结构差分型鉴频鉴相器(PFD),这种鉴频鉴相器能大幅度降低鉴相死区,而且具有噪声低、速度快等优点.这种差分型PFD在高速、低抖动、低噪声PLL中有着广泛的应用.该电路基于chartered 0.35μm CMOS工艺,并用MENTOR eldo进行仿真,仿真结构表明,该PFD死区只有0.03ns.并且可以大大降低VCO控制电压的波纹.  相似文献   

4.
本文对电荷泵型锁相环(CPPLL)结构里传统的固定电荷泵电流模式进行了改进,有效减少了锁相环系统的锁定时间。本文提出的PLL设计.在0.6μm标准CMOS工艺、3.3V工作电压下,使用应用广泛的高速鉴频鉴相器(r11SPC)结构、差分电荷泵电路实现。经过Spectre仿真,改进后的锁相环锁定时间减少为改进前时的112。  相似文献   

5.
随着电信网络变得越来越复杂,电信运营商面临着巨大的运营问题。电信管理网络(TMN)是由国际电信联盟——电信标准化部门(ITU-T)开发的用于管理电信网络和业务的框架。性能管理(PM)是ITU-T确定的五大核心管理功能之一。网络管理系统(NMS)属于TMN的网络管理层。本文简要分析了PM原理和PM操作流程。提出了网络管理系统中PM系统的体系结构,并分析了实现PM系统所面临的挑战和克服这些挑战的方法。  相似文献   

6.
脑电物理头模型数据采集系统的研究   总被引:1,自引:0,他引:1  
介绍了脑电物理头模型数据采集系统的总体设计方案,主要对实验中所遇到的一些问题进行了系统的分析和解剖,将实验结果与解析解进行了比较,两者是相符的。  相似文献   

7.
在两类并行计算机系统中,分布式存贮器(DM)型比共享存贮器(SM)型性能优越,但用户开发软件难度特别大。本文详细地介绍了用软件的方法将一个物理上的DM系统构成一个逻辑上的SM系统,即分布共享存贮器(DSM)系统的原理和实现方法。  相似文献   

8.
正交MFA和不相关MFA   总被引:1,自引:0,他引:1  
近期提出的边际费希尔分析(MFA)取得比传统线性判别分析(LDA)更好的分类效果,本文在MFA可分性准则的基础上,提出在基向量上加正交和不相关的约束,给出求解本文方法的迭代算法,并进一步从理论上证明它们在可分性上比原始的MFA要好,随后,在ORL和Tale人脸库上的实验证明本文方法的有效性.  相似文献   

9.
提高毕业设计(论文)质量的思考   总被引:10,自引:0,他引:10  
本文依据笔者多年指导毕业设计的实践经验,在分析毕业设计(论文)重要性和存在问题的基础上,探讨了提高毕业设计(论文)质量的一些对策。  相似文献   

10.
本文探讨了动态链接库(DLL)文件的相关知识以及在VC++中的使用方法,并给出了一个实现机器网卡地址获取的具体实例。  相似文献   

11.
介绍一种采用FPGA设计实现的ADPLL的结构及特点,并用该锁相环产生SDH设备的外同步时钟。由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法,该ADPLL同传统的数字锁相环(DPLL)一样,在参考源切换过程中输出时钟平滑稳定;同时也和传统的模拟锁相环(APLL)一样,在锁定状态下有稳态相差。对输出时钟的测试表明,该ADPLL产生的SDH外同步输出时钟满足系统的应用要求。  相似文献   

12.
提出了一种新的基于全数字锁相环的自适应低通滤波系统的结构和实现方法。输入信号经整形后产生方波信号,方波信号经FPGA实现的全数字锁相环锁相同步倍频后,再将同步倍频信号输入到开关电容滤波器MAX295的时钟输入端,通过该时钟信号来控制滤波器的截止频率,从而实现滤波器频率的自动跟踪。介绍了系统设计原理,详细分析了FPGA实现全数字锁相环和锁相倍频的设计方法。通过实验验证了该系统的可行性和有效性,能够实现1 kHz至50 kHz的频率自跟踪倍频和滤波。  相似文献   

13.
14.
CPM信号的定时-相位联合估计算法   总被引:2,自引:0,他引:2  
刘晓明  廖聪  汪梦柔 《计算机工程》2012,38(21):103-106
针对CPM信号同步问题,在判决数据辅助的基础上提出一种联合定时-相位估计算法。该算法用Laurent分解表示CPM信号,由定时-相位联合似然函数得到定时误差检测器和相位误差检测器,找出瞬时梯度,迭代求解恢复出定时和相位信息。通过分析二进制部分响应CPM中的常见形式PCM/FM信号,提出一种联合定时-相位估计的实现方案。在加性高斯白噪声信道上的仿真结果表明,该算法适用于二进制部分响应CPM信号,定时和相位估计性能都逼近理想曲线。  相似文献   

15.
全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下,单级反相器的最小延时已经达到10ps以内,大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计,最高频率可达到2.4GHz,抖动性能达到ps级别。  相似文献   

16.
张强  程姝丹 《微计算机信息》2006,22(20):276-278
本文提出了一种新的利用全数字锁相环实现中频电源的起动和跟踪方法。在文中详细的论述了全数字锁相环的构成,逐步分析了数字鉴相器,数字滤波器,数字震荡器的工作原理,并绘出了各个模块的工作时序图。通过线性近似,推导出全数字锁相环一阶和二阶系统的数学模型,对其进行了理论分析。仿真实验验证了这种全数字锁相环实现的可行性。最后提出了将全数字琐相环和失锁检测电路,扫描发生电路集成到FPGA中,这种全新的锁相环结构方式应用在整个中频控制系统中简化了结构,提高了控制系统的可靠性和集成度。  相似文献   

17.
数控振荡器是全数字锁相环的关键部件,为其提供高频输出时钟。数控振荡器的性能直接影响全数字锁相环的频率范围和抖动性能。提出了一种基于全数字标准单元库设计的数控振荡器,该结构采用粗调、中调和精调级联的调节机制,实现了0.5GHz~2.6GHz的高频率范围和0.8 ps的高调节精度。在先进工艺下实现了该数控振荡器设计,并基于此数控振荡器完成了全数字锁相环的系统设计,系统抖动小于2 ps,功耗10 mW。  相似文献   

18.
提出了一种特殊的计数器,并基于此建立起新型的、具有极窄带宽的全数字锁相环电路,该电路用于SDH系统中E1支路信号时钟的恢复。通过建立相位传递数学模型,分析了该锁相环的性能指标。硬件实验验证了理论分析结论,实测所得的输出抖动满足ITU-T相关建议的要求。  相似文献   

19.
锁相环(PLL)是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。  相似文献   

20.
开放式电阻抗成像技术对测量系统的精度要求很高,为此研制了基于FPGA的数字相敏检波器(DPSD)以用于电阻抗成像的数据测量。通过分析DPSD的信号采集与计算原理,给出了关键参数的计算,基于DDS技术的ADC时钟设计方法。同时设计了高速多通道ADC转换电路,低抖动性能的ADC时钟电路、FPGA实现实时数字相敏检波的计算方法,提高了系统的信噪比。经实验测试表明,在1KHz~1MHz正弦信号注入频率的条件下,系统的信噪比最高可达104dB,精度高,稳定度好。  相似文献   

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