片上网络互连拓扑综述

随着器件、工艺和应用技术的不断发展,片上多处理器已经成为主流技术,而且片上多处理器的规模越来越大、片内集成的处理器核数目越来越多,用于片内处理器核及其它部件之间互连的片上网络逐渐成为影响片上多处理器性能的瓶颈之一。片上网络的拓扑结构定义网络内部结点的物理布局和互连方法,决定和影响片上网络的成本、延迟、吞吐率、面积、容错能力和功耗等,同时影响网络路由策略和网络芯片的布局布线方法,是片上网络研究中的关键之一。对比了不同片上网络的拓扑结构,分析了各种结构的性能,并对未来片上网络拓扑研究提出建议。     

片上网络:一种新兴的片上系统设计方法

本文主要探讨了片上网络目前的发展状况和趋势,对比其他网络总结了片上网络的优缺点,并着重分析了片上网络的拓扑结构、通信方式。     

片上网络互连拓扑综述

随着器件、工艺和应用技术的不断发展,片上多处理器已经成为主流技术,而且片上多处理器的规模越来越大、片内集成的处理器核数目越来越多,用于片内处理器核及其它部件之间互连的片上网络逐渐成为影响片上多处理器性能的瓶颈之一.片上网络的拓扑结构定义网络内部结点的物理布局和互连方法,决定和影响片上网络的成本、延迟、吞吐率、面积、容错...     

HHSR:一种命令与数据分传片上网络原型

在前面工作的基础上,根据大规模、超大规模片上网络互连结构的性能特点,针对网络所传输信息的不同特性以及对传输的不同要求,提出了一种命令与数据分传的片上网络原型系统HHSR。该原型系统分别在两套具有不同拓扑结构的片上网络中传输命令和数据,选取速度较快且综合性能较好的单环分级互连网络用于命令包的传输,以满足其实时性的要求,选取速度稍慢但成本较低的六边形Mesh网格用于数据包的传输。实验结果表明,这种命令与数据分传的片上网络原型系统在牺牲一定的数据包传送时间和花费一定成本的基础上,保证和提高了命令与控制信息的传送速度,从而保证和提高了整个片上多处理器的性能。     

片上网络

半导体技术的飞速发展推动SoCs设计进入到片上网络时代.针对片上网络设计所面临的挑战性难题,提出了一种新的基于组件的分层设计方法.该方法遵循垂直的设计流程,为组件复用以及可靠的网内互连提供了良好的支持.其中详细讨论了片上网络从下到上各个层次设计所面临的问题,并提出了相应的解决策略.最后,简单阐述了片上网络有待研究和解决的问题.     

一种定制片上网络设计探索算法的设计与实现

设计定制片上网络以满足不同特定应用需求已经成为片上网络设计的发展趋势。定制专用系统一般由各种不同类型的设备组成，将这些设备映射到传统的规则网络拓扑上可能导致较低的性能/开销比。基于精细化设计的定制片上网络成为领域专用系统架构的主流选择。然而，精细化设计也给硬件设计师带来了诸多挑战，传统的手工设计耗费大量时间。因此，探索具有精确化和敏捷化设计特征的定制网络拓扑成为定制片上网络设计的一个重要挑战。为了探索定制片上网络的最佳拓扑结构，设计了一种精确高效的探索算法；同时为了降低时间复杂度，提出了一种启发式线性规划算法HLP,以加快多个网络层之间的遍历速度。与传统的Mesh拓扑结构相比，生成的拓扑结构实现了约20%的性能提升，并将平均跳数减少了约30%。同时，该设计探索算法具有较低的时间复杂度，可以在线性时间复杂度下实现定制片上网络架构的自动生成，具有较高的可扩展性，可应用于大规模片上系统。     

片上网络关键技术研究

半导体技术的快速发展以及芯片上系统应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、延迟以及时钟同步等问题更加复杂,出现了将通信机制与计算资源分离的片上网络.片上网络设计涉及从物理层到应用层诸多方面的问题.本文给出片上网络设计的一些关键技术:设计流程、拓扑结构、路由技术、交换技术、性能评估;并指出目前研究存在的问题和今后的研究方向.     

通用片上网络多处理器系统研究

随着硬件系统和软件技术的发展,对片上网络多处理系统的研究进入了交叉研究状态,但是关于实际软件应用与硬件平台结合的研究尚有些不足.本文讲述了基于实际硬件平台的片上网络系统实现.通过FPGA平台实现了一个通用片上网络系统,并通过多任务映射方法将两个多媒体应用程序映射在片上网络系统中,实现了软件多任务与硬件片上网络多处理系统的合理结合.     

基于FPGA的多时钟片上网络设计

随着技术的发展和进步,基于FPGA的片上网络研究成为相关领域研究热点.大多数基于FPGA的片上网络设计都是在单一时钟下进行,整个网络的性能将会因统一时钟的限制而降低.介绍基于Xilinx公司的Virtex-4平台下的一个多时钟片上网络的设计,以及比较片上网络在单一时钟和多时钟下的性能.     

片上二维网络互连性能分析

片上互连网络已日益成为影响片上多处理器性能的重要因素之一.几乎所有的互连结构均是在二维网络的基础上演变发展而来的.首先分析了几种常见的内部结点度均为4的二维网络的静态特性,提出了一种新的二维片上网络互连路由结构和通信协议,基于全局均匀随机通信模型,通过改变网络规模和变换通信强度,分析了不同结构网络的动态特性,然后用链接数表示通信成本,提出了一种新的网络互连综合性能评估指标网络单位成本延迟负载能力,最后对二维网络片上互连的综合性能进行了对比分析,指出了其各自适用的场合.     

mesh优先级容错路由

随着深亚微米技术的发展,片上网络（Network on Chip,NOC）已成为芯片设计的热点。单位面积晶体管的急剧增多,给NOC可靠性带来了挑战。当节点或链路出现故障时,如何实现容错,提高系统可靠性成为NOC设计的重点。在对NOC容错技术进行简要介绍的基础上,利用现有mesh拓扑结构和维序路由算法,提出一种全新的基于优先级的mesh容错路由算法（fault-tolerant routing in mesh based on priority,PR算法）,并采用OPNET仿真平台对算法进行仿真和性能对比。     

Selected Crosstalk Avoidance Code for Reliable Network-on-Chip

With the shrink of the technology into nanometer scale, network-on-chip (NOC) has become a reasonable solution for connecting plenty of IP blocks on a single chip. But it suffers from both crosstalk effects and single event upset (SEU), especially crosstalk-induced delay, which may constrain the overall performance of NOC. In this paper, we introduce a reliable NOC design using a code with the capability of both crosstalk avoidance and single error correction. Such a code, named selected crosstalk avoidance code (SCAC) in our previous work, joins crosstalk avoidance code (CAC) and error correction code (ECC) together through codeword selection from an original CAC codeword set. It can handle possible error caused by either crosstalk effects or SEU. When designing a reliable NOC, data are encoded to SCAC codewords and can be transmitted rapidly and reliably across NOC. Experimental results show that the NOC design with SCAC achieves higher performance and is reliable to tolerate single errors. Compared with previous crosstalk avoidance methods, SCAC reduces wire overhead, power dissipation and the total delay. When SCAC is used in NOC, it can save 20% area overhead and reduce 49% power dissipation.     

Performance Evaluation of Elastic GALS Interfaces and Network Fabric

This paper reports on the design of a test chip built to test a) a new latency insensitive network fabric protocol and circuits, b) a new synchronizer design, and c) how efficiently one can synchronize into a clocked domain when elastic interfaces are utilized. Simulations show that the latency insensitive network allows excellent characterization of network performance in terms of the cost of routing, amount of blocking due to congestion, and message buffering. The network routers show that peak performance near 100% link utilization is achieved under congestion and combining. This enables accurate high-level modeling of the behavior of the network fabric so that optimized network design, including placement and routing, can occur through high-level network synthesis tools. The chip also shows that when elastic interfaces are used at the boundary of clock synchronization points then efficient domain crossings can occur. Buffering at the synchronization points are required to allow for variability in clocking frequencies and correct data transmission. The asynchronous buffering and synchronization scheme is shown to perform over four times faster than the clocked interface.     

片上系统的技术与发展

介绍了集成电路和片上系统目前的状况，片上系统的设计方法，设计技术以及该技术中需要解决的今后的发展方向。     

基于人工神经网络的NoC智能动态链路管理方法

功耗是片上网络(NoC)主要限制因素,链路状态的选择性开/关切换算法可降低电路级和系统级的链路功耗,这些算法大多集中于一个简单的静态阈值触发机制,该机制决定了是否应该打开或关闭链路。为解决上述触发机制存在诸多限制,提出了一种针对NoC的人工神经网络(Artificial Neutral Network,ANN)作为动态链路功耗管理方法,该方法基于对系统状态的有监督在线学习,通过使用小型可扩展的神经网络来关闭和打开链路,从而提高预测能力。基于人工神经网络的模型利用了非常低的硬件资源,并且可以集成在大型网状和环面NoC中。通过对不同网络拓扑上各种综合流量模型的仿真结果表明,与静态阈值计算相比,该方法在较低的硬件支出下可以节省功耗。可为解决链路管理NoC中的功耗问题提供思路。     

CCNoC: Cache-Coherent Network on Chip for Chip Multiprocessors

As the number of cores in chip multiprocessors(CMPs) increases,cache coherence protocol has become a key issue in integration of chip multiprocessors.Supporting cache coherence protocol in large chip multiprocessors still faces three hurdles:design complexity,performance and scalability.This paper proposes Cache Coherent Network on Chip(CCNoC),a scheme that decouples cache coherency maintenance from processors and shared L2 caches and implements it completely in network on chip to free up processors and ...     

NoC关键问题

片上网络(NOC)作为复杂SoC通信的一种解决方案,受到了工业界和学术界的广泛重视.NoC设计涉及了从物理层到应用层诸多方面的问题,本文对NoC研究中的关键问题做简单的介绍.     

片上网络业务量的自相似性分析及模型研究

进行片上网络的架构、映射、流控与服务质量(Quality of Service,QoS)等研究时,迫切需要一个准确的业务量模型用于延时分析与测试验证,以保证设计的性能。而现有的基于马尔科夫模型和回归模型的短程相关模型无法准确地描述业务量的突发性和分形特性,不适用于基于流水的通信信号处理片上系统(System on Chip,SoC)芯片。为了解决这个问题,通过理论与实验相结合的方法,研究了网络拓扑、任务流图、映射对业务量自相似性的影响,根据通信系统的信号处理特点建立了多处理器片上系统(Multi-core Processing System on Chip,MPSoC)数据关联模型,利用典型DSP系统进行建模实验,用实测的业务量Hurst参数拟合数据关联模型参数与Hurst参数的经验函数关系式,建立了用MPSoC数据关联模型预测和估计业务量Hurst参数的方法。实验表明,采用该业务量模型估计的Hurst参数与其真实值误差较小,能较准确地描述业务量的自相似性。