串扰时延故障的SAT-ATPG算法研究

随着芯片运行速度不断提高,对串扰时延的测试已成为一个迫切需要解决的问题;文中提出一种面向多条攻击线的受害线上最大串扰噪声的测试生成方法;此方法建立了串扰通路时延故障模型、分析了布尔可满足性问题、讨论了七值逻辑,研究了串扰时延故障测试转换为CNF的逻辑表达式,在非鲁棒测试条件下约简CNF范式,并提出了串扰时延故障的SAT-ATPG算法;最后通过实例分析,对本文算法进行验证;结果表明:该算法对串扰时延故障的测试矢量的生成是有效的。     

基于MAF模型的串扰时延故障的测试矢量生成

随着深亚微米技术,串扰噪声问题越来越严重。利用MAF模型的基本思想,探讨了一种串扰时延最大化算法,并且利用被修改的FAN算法,生成测试矢量。对于一条敏化通路,利用被修改的FAN算法适当地激活相应的攻击线和受害线,使电路在最恶劣情况下引起最大通路时延,从而实现更有效的时延测试。在标准电路ISCAS’85上进行实验验证,结果表明:该算法对于多攻击线的串扰时延故障的测试矢量产生是有效的。     

面向串扰时延效应的时序分析方法及在集成电路测试中的应用

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路中的串扰效应影响,找到电路中潜在的串扰时延故障目标,并针对这些故障进行测试是非常必要的.文中提出了一种基于通路的考虑多串扰引起的时延效应的静态时序分析方法,该方法通过同时考虑临界通路及为其所有相关侵略线传播信号的子通路来分析多串扰耦合效应.该方法引入了新的数据结构"跳变图"来记录所有可能的信号跳变时间,能够精确地找到潜在的串扰噪声源,并在考虑串扰时延的情况下有效找到临界通路及引起其最大串扰减速效应的侵略子通路集.这种方法可以通过控制跳变图中时间槽的大小来平衡计算精度和运行时间.最后,文中介绍了在基于精确源串扰通路时延故障模型的测试技术中,该静态时序分析方法在耦合线对选择和故障敏化中的应用.针对ISCAS89电路的实验结果显示,文中提出的技术能够适应于大电路的串扰效应分析和测试,并且具有可接受的运行时间.     

基于SAT的串扰时延故障测试

随着深亚微米技术的不断发展和芯片运行速率的不断提高,串扰噪声问题越来越严重,对串扰时延测试已成为一个迫切的问题。在组合电路的基础上,将SAT（布尔可满足性）方法引入到串扰引起的时延测试中,通过词法分析和语法分析直接提取Verilog（硬件描述语言）源码的形式模型,组合成CNF（合取范式）形式。并在非鲁棒测试条件下,激活串扰时延故障,约简CNF范式表达式,最终输入SAT求解器得到测试矢量。在标准电路 ISCAS’85上进行实验验证,结果表明：该算法对于串扰时延故障的测试矢量产生是有效的。     

基于片上网络改进HT模型的测试方法及仿真

No C结构规模巨大,内部电路互连非常复杂,No C内部串扰严重影响了片上系统的信号完整性。基于改进HT模型提出一种串扰测试的方法,实验结果表明,在改进的HT模型来中,N根传输线传统串扰测试方法需要测试6N次,而此方法只需要18次,从而有效地减小了开销。基于改进的HT故障种类模型设计了一套基于改进HT模型的测试代码,根据测试代码利用Pspice仿真软件设计了一种测试代码电路,该测试电路是利用16位数据选择器和16进制计数器构成,并对测试电路进行仿真测试,测试结果表明该电路能够满足测试要求并且具有可移植的优点。     

基于优先性的延迟噪声故障分析方法*

为了减少互连串扰噪声对电路性能的影响,提出一种top-k延迟噪声故障分析方法。通过逻辑分析方法有效地修剪受扰线和干扰线组合的分析空间,利用时序窗口计算受扰线和干扰线之间的虚假延迟噪声故障的发生概率,找到实际电路中最有可能引起虚假延迟噪声故障的top-k条干扰线。本方法能够在规定时间内消除尽可能多的虚假噪声,从而提高了串扰噪声影响下时序分析的精确度。     

SoC总线串扰的精简MT测试集

多跳变(MT)故障模型是一种有效的总线串扰故障模型,可以测试由电容和电感导致的串扰故障,但是MT的原始测试集存在严重的向量冗余.通过分析MT原始测试集向量冗余的3类情况,利用欧拉回路对测试向量进行组合优化,得到MT精简测试集,同时不损失MT故障覆盖率;还设计了MT故障模型的软件自测试程序来实施MT精简测试集,用于实速在线检测串扰故障,而不需要使用高速测试仪.实验结果表明,采用MT精简测试集可以有效地减少总线串扰测试的时间和向量存储开销.     

HT模型矢量生成的硬件电路设计与实现

为提高高速互连电路中串扰的测试速率,减少IC测试人员的分析和研究时间,降低测试成本;在对半跳变(Half transition,HT)模型进行深入研究的基础上,得出HT模型矢量跳变的规律,并依此设计了HT模型矢量生成电路;该设计采用Verilog HDL语言对HT故障模型矢量进行RTL级建模,在Cyclonell器件(EP2C8T144C8)完成了电路实现,并用安捷伦逻辑分析采集实验数据进行实际验证;仿真和验证表明,该设计有效地生成多互连线系统HT模型测试矢量,适用于串扰故障的测试分析和研究.     

基于SAT的多目标故障测试向量动态压缩方法

针对传统的自动测试图形向量生成采用逐个求解单一故障模型导致生成测试向量数据量巨大的缺点, 提出一种基于布尔满足性(boolean satisfiability, SAT)的多目标故障测试向量动态压缩方法, 同时论证多目标故障测试生成问题为布尔满足性问题。该方法将具有鲁棒性的SAT算法嵌入经典的动态压缩流程中, 首先利用经典动态压缩算法求解最小测试向量检测大部分失效故障, 然后采用SAT求解器对未测出的多故障电路进行同一求解和附加约束求解方式, 最终得到故障覆盖率高的测试向量和同一测试最大故障列表。实验数据表明, 在相同电路模型情况下, 此方法求得的测试向量相比经典动态压缩减少高达70%。     

基于多故障模型的并发测试生成方法

精简测试向量集是解决电路测试问题的一种行之有效的方法。针对故障电路,采用多故障模型方法可以简化有多个单故障的电路,且保持电路功能完整。论文在结构分析的基础上,利用多故障模型寻找故障集中的并发故障,建立并发关系图,并运用分团的思想对故障集中的并发故障进一步划分,以获得故障集的并发测试集。与传统的方法相比,并发测试生成将获得更加精简的测试向量集。     

针对串扰引起的时延故障的测试产生

串扰的出现可能会导致电路出现逻辑错误和时延故障．因此，超深亚微米工艺下，在设计验证、测试阶段需要对串扰问题给予认真对待．由于电路中较长的通路具有较短的松弛时间，因此容易因为串扰问题产生时延故障．针对这类故障给出了一个考虑较长通路上串扰现象的时延故障测试产生算法，该算法采用了波形敏化技术．实验结果表明，采用文中的技术可以对一定规模的电路的串扰时延故障进行测试产生．     

On the Use of Functional Test Generation in Diagnostic Test Generation for Synchronous Sequential Circuits

We study the relationship between diagnostic test generation for a gate-level fault model, which is used for generating diagnostic test sets for manufacturing defects, and functional test generation for a high-level fault model. In general, a functional fault may partially represent some of the effects of one gate-level fault but not another. Generating a test sequence for the functional fault is then likely to detect one gate-level fault but not the other, thus distinguishing the two faults. This relationship points to the ability to use a functional test generation procedure (that targets functional fault detection) as a way of generating diagnostic test sequences for gate-level faults. We use this observation in two ways. The more direct way is to define functional faults that correspond to the differences between pairs of gate-level faults. The second way is to use functional test sequences as diagnostic test sequences without explicitly considering gate-level faults. We support the use of the resulting procedures with experimental results.     

Mixed hierarchical-functional fault models for targeting sequential cores

Current work presents a set of fault models allowing high coverage for sequential cores in systems-on-a-chip. We propose a novel approach combining a hierarchical fault model for functional blocks, a functional fault model for multiplexers and a mixed hierarchical-functional fault model for comparison operators, respectively. The fault models are integrated into a fast high-level decision diagram based test path activation tool. According to the experiments, the proposed method significantly outperforms state-of-the-art test pattern generation tools. The main new contribution of this paper is a formal definition of high-level decision diagram representations and the combination of the three fault models in order to target high gate-level stuck-at fault coverage for sequential cores.     

ASIC测试生成和可测性分析系统ATGTA

本文介绍了一个面向非扫描设计的实用的ASIC测试生成和可测性分析系统—ATG－TA.它采用功能块组同步时序电路模型和功能块引腿固定故障模型．可接收四种常用语言描述的电路网表．用FDCM方法引导测试生成过程，用DRFM方法识别组合冗余故障，通过测度分析与规则判定相结合识别时序电路中的不可测故障．用G－F二值算法按有限回溯测试模式产生方法推导测试向量．反向追踪时，采用宽度和深度动态交替代先策略．ATGTA已实际用于四万门以内的非扫描单双向ASIC芯片，效果良好．     

基于通信多端口有限状态机的协议互操作性测试生成研究

协议测试是一种保证网络通信协议实现质量的重要技术，互操作性测试是一类常用的协议测试技术．文章提出了一种基于通信多端口有限状态机模型的协议互操作忡测试生成方法．首先采用已有的基于可达性分析的方法生成集中式测试序列；然后采用单一错误模型对其进行系统的错误覆盖分析，为达到更高的错误覆盖度，进一步提出一种增强的测试生成算法；最后讨论了互操作性测试巾的控制观察问题，选择适当的分布式测试架构，并进而生成分布式同步测试序列．实验结果表明：与原有方法相比，该方法可以有效地提高测试集的错误覆盖，并具备一定的可行性和有效性．     

寄存器传输级测试用例生成算法

基于控制流图／数据流图层次模型,以分支覆盖、位功能覆盖以及语句可观测覆盖为目标,给出一个高层次测试用例生成算法,并最终实现一种可行的RTL级测试生成算法．实验结果表明,在较少的测试生成时间下,该算法可生成相对短的测试序列,得到与其他方法相当或略差的测试效果．此外,该算法因采用了测试用例技术而具有良好的灵活性．     

基于UIO的协议一致性测试序列生成方法研究

测试序列的生成是协议一致性测试中重要的研究领域,怎样使生成的测试序列既具有较强的检错能力又具有较广的差错覆盖范围成为许多科研人员研究的重点。文章在介绍了有限状态机族型和唯一输入／输出序列后,对基于UIO的测试序列生成方法进行了分析,然后对该方法进行了优化研究。使用优化后的算法可以缩短测试序列的长度,提高了测试效率和差错...