动态重构中总线宏的结构与实现

FPGA动态重构系统通常划分为静态模块和可重构模块,他们之间的通信必须要通过一个固定通路,以使得静态模块和在运行的可重构模块不受正在重构的可重构模块的影响.本文介绍了基于Xilinx器件的可重构系统开发中所使用的用于可重构模块与其他模块通信的称为总线宏的结构,并研究了总线宏的实现方式以及它的控制.     

动态重构中总线宏的结构与实现

FPGA动态重构系统通常划分为静态模块和可重构模块,他们之间的通信必须要通过一个固定通路,以使得静态模块和在运行的可重构模块不受正在重构的可重构模块的影响。本文介绍了基于Xilinx器件的可重构系统开发中所使用的用于可重构模块与其他模块通信的称为总线宏的结构,并研究了总线宏的实现方式以及它的控制。     

嵌入式单片自重构平台体系结构的实现

讨论了在Xilinx开发平台上利用FPGA动态重构技术实现自重构系统的方法以及流程。系统中包含静态和动态两种模块,采用Xilinx的基于模块的动态重构设计方法实现。静态模块和动态模块通过一个称为总线宏的结构通信,由嵌入式硬核处理器PPC405控制Xilinx的内部访问接口(ICAP)完成重构。实验表明采用自重构技术可以在单片FPGA上实现复杂的可重构系统。     

基于FPGA动态重构的卷积神经网络硬件架构设计

为了解决卷积神经网络硬件实现阶段的资源限制问题,提出了基于FPGA动态重构的卷积神经网络加速器设计。首先,设计了卷积神经网络加速器的整体并行策略和VLSI架构,并针对卷积神经网络的功能模块进行了流水线设计。其次,对卷积神经网络加速器进行动态重构设计,建立动态重构区域及其模块功能划分;并选用BPI Flash存储配置文件,通过内部配置端口读取配置文件对动态重构区域进行动态配置。实验结果表明,针对Lenet-5手写体识别网络,基于动态重构设计的加速器与相应的静态设计相比,使用的Slice LUTs、Slice Registers与DSP资源分别减少44%、27. 8%与71%。与基于软件平台实现作对比,系统执行时间大幅度降低。但是由于内部配置端口的带宽限制,重构配置时间延长了整个卷积网络的执行时间。     

基于FPGA的多模块动态可重配置系统

提出了一种基于现场可编程门阵列FPGA的多模块动态可重配置系统平台,并在该平台上实现了一个多模块动态自重配置发射机系统.与传统的动态可重配置系统相比,多模块动态可重配置系统的各动态模块能够单独地进行重配置,重配置控制比较灵活,部分重配置比特流较小,所需的部分重配置比特流数量较少.     

基于RESTful的动力环境监控系统设计与实现

当前通信网络动力环境监控系统缺乏关联故障对业务的影响,存在告警重点不突出、不能及时跟进故障处理进度、拓展性差等问题。为了解决上述问题,基于RESTful架构开发了动力环境监控系统,优化监控流程,建立知识库使告警与业务相关联、告警与维护人员相关联,实现告警过滤、多参数统计、拖拉拽方式灵活配置通报内容、自动化通报等功能,对故障处理进行闭环管理。系统有较强拓展性,其中告警模块、业务关联模块及通报模块等核心模块可根据不同监控场景自主灵活配置,可应用于通信网络、广播、电力等行业。     

DeviceNet配置监控系统

设计并实现了基于DeviceNet主从站配置的监控系统. 监控系统中的DeviceNet配置监控软件使用自定义协议通过串口实现了与主站通讯模块通信, 将主从站的各种信息, 如主从站配置, 从站参数值等数据传递到通讯模块上. 主站通讯模块通过标准的DeviceNet协议将上述信息传送到从站模块. 监控软件可以实时请求并获取从站信息, 并做出相应处理. 实验结果表明, 所涉及的数据通讯完全满足DeviceNet规范要求, 配置软件能够配置和监控DeviceNet总线通讯状况.     

双FIFO的LBE总线与Avalon总线的接口系统设计

为了实现 LBE总线与 Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口 IP 软核.利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和 Avalon总线端接口模块.在FPGA硬件平台上,进行两种总线间的双向数据传输实验.结果表明,采用双FIFO的 LBE总线与 Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换.     

H.264并行编码中负载平衡方法

针对在多核处理器上Slice并行编码H.264高清视频中的负载不平衡问题,首先利用已编码帧的编码统计信息,根据帧间时间相关性预测下一帧各宏块的编码负载,然后据此预测的编码负载划分Slice,使各个处理器核上编码的Slice具有相接近的计算负载,从而达到动态负载平衡目的。在Tile64多核平台上的实际测试结果表明,与传统的基于宏块区域的动态数据分配算法相比,该方法可以将编码并行加速比和并行效率提高5%左右。     

基于Wishbone总线片上传感器控制系统的设计

该论文在对传统传感器节点结构的分析基础上,设计了一种基于Wishbone总线的传感器控制系统结构IP核,并在XilinxSpantan 3系列的FPGA芯片上进行了调试测试。论文首先设计了以SHT7X作为传感器模块和以CC2420作为无线通信模块的传感器节点控制系统架构,然后详细设计了系统各模块,包括MCU、各种接口模块和系统连接模块,这些模块均采用WISHBONE总线标准。最后对设计进行综合、实现和调试,结果显示该设计值占用了625个Slice,最高频率达78.740MHz。