用于k测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大降低测试开销。本文采用一种具有规则性、模块化和层叠结构的自动控制单元(CA)，来构造产生测试向量对的BIST模块。实验证明，该方法用于瞬态电流测试是有效的。     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

基于测试片段间转移的低功耗BIST实现

随机测试向量产生时,一大部分的测试功耗是由于那些无贡献的测试向量所引起的。文中提出了一种基于测试片段间的转移低功耗BIST结构,该结构采用有效测试向量片段间转移的方式,除去了由随机产生而对故障覆盖率没有贡献的无效向量,并把有效测试向量片段以消耗功耗最小原则依次送入被测电路,减少了测试时间,在硬件代价不高的基础上有效降低了测试功耗。     

BIST测试激励的聚类压缩方法

测试激励压缩方案能减少内建自测试(BIST)电路的存储硬件开销,适合超大规模集成电路的测试.将聚类压缩与循环移位压缩和输入精简压缩巧妙结合,提出一种针对BIST的测试激励聚类压缩方法.首先将难测向量进行x方向输入精简;然后以贪心选择的方法进行y方向聚类压缩,即将测试向量集划分成几个子集,每个子集只存储一个种子向量;最后将聚类后的种子向量集进行z方向移位压缩,将最终的种子向量存储到BIST电路中.测试时,解压电路通过对种子向量进行解压得到全部的难测向量.理论分析和实验结果表明,通过增加相对很少的硬件开销构建聚类移位输入精简解压电路能够产生较高的测试数据压缩率,减少测试向量存储单元,且能以芯片频率进行测试,其中对电路s38584的压缩率高达99.87%.     

基于BIST软件测试思想的单元测试框架

BIST是一种成熟的硬件可测性设计的方法，BIST软件测试思想则借用了该技术，它主要包括模板和自治测试部分两大基本结构。在该思想的指导下，整合测试用例、测试点、插装函数、测试报告等测试要素，提出了各个要素的存储或使用方式，以路径覆盖为测试目标，提出了一种BIST软件自测试的测试框架。实践证明，该测试框架有利于BIST软件测试思想的进一步研究和实现。     

BIST在可信性嵌入式软件测试中的应用

本文论述了BIST在可信性嵌入式软件测试中的应用。先描述了软件BIST的原理，提出了可信系统的概念和特点，并着重阐述了可信模板的特点和设计方法。然后结合嵌入式软件的特点，详细介绍了怎样利用可信模板对不同类型的嵌入式程序进行测试，以及此种方法带来的优越性。     

基于确定性测试图形的BIST构建方法

为降低内建自测试(Build-in Self Test,BIST)的测试功耗,提出了一种基于确定性测试图形的内建自测试构建方法:首先采用D算法生成测试所需的测试图形,然后使用粒子群算法对其进行优化,使内建自测试的功耗大幅度降低;文中最后以ISCAS'85Benchmark中的部分电路作为实验对象,并给出了测试图形优化前后的功耗数;实验结果证明该方法能够有效降低内建自测试的测试功耗,并且具有方法简单、无需额外硬件开销的特点.     

单片机测试向量生成技术研究

集成电路测试是保证产品质量的重要手段,如何检测MCU类复杂大规模集成电路是测试的难点。文章分析了目前单片机测试向量获取的几种方法,并在此基础上提出了一种单片机测试向量生成的新方法,通过将单片机测试向量分成测试激励和测试响应两部分,测试激励部分通过编写专用脚本软件将汇编程序转换成ATE专用测试向量,测试响应部分的测试向量则通过ATE的匹配功能来完成,从而成功地实现了对单片机的测试。     

减少多种子内建自测试方法硬件开销的有效途径

提出一个基于重复播种的新颖的BIST方案，该方案使用侦测随机向量难测故障的测试向量作为种子，并利用种子产生过程中剩余的随意位进行存储压缩；通过最小化种子的测试序列以减少测试施加时间．实验表明，该方案需要外加硬件少，测试施加时间较短，故障覆盖率高，近似等于所依赖的ATPG工具的故障覆盖率．在扼要回顾常见的确定性BIST方案的基础上，着重介绍了文中的压缩存储硬件的方法、合成方法和实验结果．     

降低时延测试功耗的有效方法

研究时延测试（应用）中的功耗问题，提出一种降低时延测试功耗的测试向量排序方法，该方法利用时延测试向量对之间的海明距离为测试向量对排序，实验研究表明，在不同降低时延故障覆盖率的前提下，测试功耗平均降低90％。     

A low-cost concurrent BIST scheme for increased dependability

Built-in self-test (BIST) techniques constitute an attractive and practical solution to the difficult problem of testing VLSI circuits and systems. Input vector monitoring concurrent BIST schemes can circumvent problems appearing separately in online and in offline BIST schemes. An important measure of the quality of an input vector monitoring concurrent BIST scheme is the time required to complete the concurrent test, termed concurrent test latency. In this paper, a new input vector monitoring concurrent BIST technique for combinational circuits is presented which is shown to be significantly more efficient than the input vector monitoring techniques proposed to date with respect to concurrent test latency and hardware overhead trade-off, for low values of the hardware overhead.     

芯片级BIST控制器的设计与实现

为适应某型国产航电设备故障的实时自检测及定位需要,设计一个针对自测试电路的芯片级BIST控制器。传统的测试方法存在测试时间长和故障覆盖率不高的缺点。为此,采用伪随机测试向量和确定性测试向量相结合的混合BIST技术及多扫描链、压缩向量技术,对芯片级BIST控制器进行研究,给出功能模块的设计方案。利用Quartus II软件对设计进行仿真,测试结果证实该设计可达到某型航电设备的故障自检测要求。     

Scan BIST with biased scan test signals

The conventional test-per-scan built-in self-test （BIST） scheme needs a number of shift cycles followed by one capture cycle. Fault effects received by the scan flipflops are shifted out while shifting in the next test vector like scan testing. Unlike deterministic testing, it is unnecessary to apply a complete test vector to the scan chains. A new scan-based BIST scheme is proposed by properly controlling the test signals of the scan chains. Different biased random values are assigned to the test signals of scan flip-flops in separate scan chains. Capture cycles can be inserted at any clock cycle if necessary. A new testability estimation procedure according to the proposed testing scheme is presented. A greedy procedure is proposed to select a weight for each scan chain. Experimental results show that the proposed method can improve test effectiveness of scan-based BIST greatly, and most circuits can obtain complete fault coverage or very close to complete fault coverage.     

一种组合电路内建自测试的改进方法

对组合电路的测试提出了一种将确定性测试生成方法与内建自测试相结合的设计方案;设计实现了利用D算法生成的测试矢量和伪随机测试序列生成电路共同构成测试矢量生成模块,利用内建自测试方法完成可测性设计,并将两者结合得出组合电路内建自测试的改进方法;分析与实验结果表明,该方法能减少系统硬件占用,同时具有测试向量少、故障覆盖率高的特点。     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

嵌入式只读存储器的内建自测试设计

随着存储器件日益向着高速、高集成方向发展,依靠外部设备对嵌入式存储器的测试变得越来越困难,内建自测试是解决这个问题的有效方法;文中详细分析了存储器的故障表现和诊断算法,给出了嵌入式只读存储器的内建自测试的一种设计实现,同时研究了将边界扫描技术与只读存储器的内建自测试相结合、形成层次化系统芯片SoC的设计策略.     

应用于逻辑核的BIST关键技术研究

随着集成电路工艺进入深亚微米阶段后，电路复杂度的不断提高，特别是片上系统的不断发展，主要包括验证测试和制造测试的芯片测试，正在面临着巨大的挑战，传统的使用自动测试设备的测试方法越来越不能满足测试需要。各种用于提高芯片可测试性的可测性设计方法被提出，其中逻辑内建自测试方法已经被证明为大规模集成电路（VLS1）和SOC测试的一项有效的可测试性设计方法。文章首先对Logic BIST的基本原理结构进行介绍，然后对其在实践应用中的一些难点问题进行详细分析，最后给出针对一款高性能通用处理器实验的结果。     

Built-in self-testing of random-access memories

Built-in self-test (BIST) methods are examined, including the fault models and the test algorithms on which the BIST implementations are based. The notion of generic test architectures suitable for implementing a wide variety of test algorithms is introduced. A taxonomy for test architectures is provided and used to categorize BIST implementations, and important implementations are surveyed. It is demonstrated that BIST is a viable solution to the problem of testing large memories and that approaches based on test architectures rather than on test algorithms are more versatile and will likely predominate in the future