逻辑电路的进化设计与在线评估

简要介绍电路进化设计的基本原理，提出并讨论基于最小项表达式的染体编码方案和以RAM查找表为核心的函数级FPGA原型，以及相应的内部进货实现方法，理论分析和进化实验结果表明，文另的编码方案与FPGA结构相结合可显示地减少运算量；基于相应的实验平台进行适应度在线评估，可显著提高进化速度、规模和成功率。     

一种可进化IP核的设计和实现

提出一种可进化IP核的设计和实现方法。这种IP核采用进化硬件的设计思想,将遗传算法运用于硬件电路的设计中,使电路能根据当前的环境自动进行内部电路的进化,从而生成最有效的电路,并能在普通的FPGA器件上实现。可进化IP核以HDL源代码的形式表示,与普通IP核的复用方式相同,可被综合到不同的目标可重构器件中去,大大减少了复杂系统的设计时间,提高了设计的利用率,是可进化硬件一个颇具潜力的发展方向。     

使用可进化核在线进化算法级数字硬件系统

提出一种基于可进化实时可参数化核(RTP核)的算法级数字硬件在线进化设计方法,可根据用户设计实时改变软IP核的功能.给出可进化RTP核的概念和模型,并以HDB3编码器设计为例,给出可进化RTP核的进化设计方法和基于可进化RTP核的数字系统设计方法.使用可进化RTP核可以实现任意算法级数字硬件系统的在线进化、自适应与自修复,为进化硬件的工程应用提供了一种可行的实现方法.     

数字系统硬件在线进化技术研究

电路的在线进化设计是通过演化的方式实现电路的功能，可视为进化算法与可编程逻辑器件的结合；针对制约进化设计能力的主要“瓶颈”一染色体过长导致进化设计受限，文中一方面结合FPGA中的逻辑资源，采用基于LUT（查找表）逻辑功能与连线的分段编码方案，降低染色体长度，另一方面，采用了改进了的进化策略（ES），以克服算法的早熟并加快收敛速度；文中以两位乘法器电路的在线进化作为实例，给出了具体的实现方法。     

一种医用传感器的新设计方法——可进化传感器的研究

将常规传感器和可进化硬件相结合,设计了一种硬件电路的层次化进化方法。在医用膝OA支具肌电测量系统设计中,尝试通过离线进化方式,采用最优保留自适应遗传算法成功进化设计出一种医疗用肌电传感器中的主要滤波器电路,并在Pspice软件下进行仿真。     

基于可进化硬件的容错技术及其原理

可进化硬件客错技术是一种模仿生物进化过程的容错方法。随着进化算法的发展和可编程器件的应用，现已成为世界各国容错计算技术领域新的研究方向。可进化硬件容错技术不是采用传统的静态冗余技术实现容错，而是利用可进化硬件本身固有的特性实现客错。本文重点论述了可进化硬件技术的两个基本要素，即进化算法和可编程器件；并分析了可进化硬件的容错原理和实现方法。     

基于多目标自适应遗传算法的逻辑电路门级进化方法

提出一种改进的遗传算法，通过网表级编码、多目标评估和遗传参数自适应等措施，可依据多个设计目标，以较少的运算量自动生成和优化逻辑电路．在数字乘法器、偶校验器等进化设计实验中，通过比手工设计和同类方法更优的新奇设计结果展示了该方法的有效性和先进性．     

基于Handel—C的完全内部硬件进化设计

目前常规的EDA技术用于设计硬件电路时,存在着诸如硬件出现故障时不能自动修复,硬件缺乏自适应性等难以克服的困难.而硬件进化(Evolvable Hardware)具有自组织、自适应和自修复功能,能适应不同的环境要求和提高自身性能的特性.Handel-C是一种起源于ISO/ANSI-C的硬件设计描述语言,利用Handel-C可以复用大量成熟的C语言算法程序,并在FPGA上得以实现,真正做到了用软件方法来设计硬件.根据FPGA动态重构的特点,设计适合完全内部硬件进化的遗传算法和染色体解码器,以四选一数据选择器作为目标进化电路,并用Handel-C语言编程实现,最终在FP-GA上成功地实现了完全内部硬件进化电路.该设计的实现对有效缩短硬件进化的进化周期,提高进化电路的可靠性等有着非常重要的意义.     

基于可重构模拟细胞阵列的进化电路研究

进化电路具有自组织、自适应和自修复的特性,在航空航天领域具有重大应用价值;阐述了模拟可进化电路的基本原理,分析了基于现场可编程晶体管细胞阵列FPTA（Field Programmable Transistor Array）的可进化模拟电路体系结构与电路原理,提出了基于单染色体进化策略的模拟细胞阵列进化方法;建立了FPTA细胞电路的数学仿真模型,开发了模拟细胞电路进化研究仿真平台;以带通滤波器电路作为进化实例,讨论了进化实验结果,实验结果表明：新型FPTA细胞阵列电路能够通过进化得到带通滤波器电路,所设计的细胞电路是正确的,进化方案是有效的.     

系统异构冗余容错设计研究

提出了一种新的三模异构冗余自修复系统的设计方法,设计出了异构评价函数。利用演化硬件具有自适应与自修复的功能,实现了具有N模冗余特性的三模冗余电路。首先,利用遗传算法进化出3个原始功能电路;然后,每进化出一个具有相同功能的电路进行一次非相似度评价,选择出非相似度最大的3个电路保留,并进行应用。当3个异构电路中有一个出错后,对故障电路屏蔽,可进化修复该出错电路,并重新投入运行。从而大大地提高了容错性能,且具有体积小、成本低、功耗小、不影响系统正常运行等优点。利用现场可编程逻辑门阵列(FPGA)对二位比较器进行容错设计验证,分析比较了非相似度评价在异构设计中的作用与影响,实验结果证明了新方法的可行性和电路的高度可靠性。     

Evolvable Hardware in Evolutionary Robotics

In recent decades the research on Evolutionary Robotics (ER) has developed rapidly. This direction is primarily concerned with the use of evolutionary computing techniques in the design of intelligent and adaptive controllers for robots. Meanwhile, much attention has been paid to a new set of integrated circuits named Evolvable Hardware (EHW), which is capable of reconfiguring its architectures unlimited time based on artificial evolution techniques. This paper surveys the application of evolvable hardware in evolutionary robotics. The evolvable hardware is an emerging research field concerning the development of evolvable robot controllers at the hardware level to adapt to dynamic changes in environments. The context of evolvable hardware and evolutionary robotics is reviewed, and a few representative experiments in the field of robotic hardware evolution are presented. As an alternative to conventional robotic controller designs, the potentialities and limitations of the EHW-based robotic system are discussed and summarized.     

基于演化算法的电路自动设计方法

在电路设计中引入演化计算,在可编程逻辑器件上通过对基本电路元器件进行演化而自动生成人工不可能设计出的电路结构,称为演化硬件设计。文中介绍了演化硬件实现的物质基础、演化计算在硬件自动设计方法的实现过程以及该方法要解决的问题,并对演化数字电路、模拟电路的设计进行了分析,说明演化算法在电路自动设计中是切实有效的。     

复杂数字电路多级在线进化技术研究

复杂数字电路的在线进化是目前演化硬件领域的难题之一.本文阐述了基于多级分解进化的复杂数字电路在线进化思想,给出了数字电路进化设计算法,分析了数字电路编码方案,研究了数字电路在线验证评估方法,设计了适应度函数,给出了数字电路在线进化设计实验系统方案.以典型数字电路为例,验证了多级分解进化方法的有效性,实验结果表明,采用多级分解进化方法可大大提高数字电路在线进化设计的速度与成功率,也有利于提高数字电路在线验证评估效率.     

用遗传算法实现逻辑函数的化简

在硬件设计中引入演化计算，在可编程逻辑器件上通过对基本硬件元器件进行演化而自动生成人工难以设计出的硬件结构，称为演化硬件设计。代数法和卡诺图法用来化简给定的逻辑函数，但它们难以化简规模很大的逻辑函数。这里用演化硬件设计方法实现了区别于传统的代数化简法和卡诺图化简法的一种新的对给定的某一逻辑函数进行化简的方法。实验表明演化硬件设计方法能够化简规模很大的逻辑函数。     

演化硬件在图像边缘检测中的应用

设计基于演化硬件（Evolvable Hardware，EHW）的快速边缘检测进化系统，提出一种适于此系统的图像边缘提取操作结构，给出进化算法的编码方案，设计用于染色体评估的适应度函数，利用标准遗传算法来实现可变结构参数的图像边缘提取进化方法，并采用Roberts，Sobel，LOG，Robinson等传统边缘检测算法与进化方法进行对比试验。结果表明：进化方法边缘检测误差率最低，只有9．87％，其边缘提取的效果优于传统检测方法，     

基于精英池演化算法的数字电路在片演化方法

20世纪末演化硬件技术的提出为实现硬件系统的自适应与智能化等特征提供了一种可行的新技术,现阶段电路进化是演化硬件研究的热点之一.该文引入人工经验与规则,提出一种扩展矩阵编码法,保护具有较优结构的电路个体不易被淘汰;其次,基于多目标和局部寻优技术,结合子电路杂交与单元重要性的自适应变异策略,提出了一种设计数字电路的精英池演化算法,并在可编程逻辑器件上实现电路的自主动态重构与评价等演化过程.     

Evolvable Reasoning Hardware: Its Prototyping and Performance Evaluation

In this paper, we propose evolvable reasoning hardware and its design methodology. In the proposed design methodology, case databases of each reasoning task are transformed into truth tables, which are evolved to extract rules behind the past cases through a genetic algorithm. Circuits for the evolvable reasoning hardware are synthesized from the evolved truth-tables. Parallelism in each task can be embedded directly in the circuits through the direct hardware implementation of the case databases. We developed the evolvable reasoning hardware prototype using Xilinx Virtex FPGA chips and applied it to the English-pronunciation-reasoning (EPR) task. The evolvable reasoning hardware for the EPR task was implemented with 270K gates, achieving an extremely high reasoning speed of less than 300 ns/phoneme. It also achieved a reasoning accuracy of 82.1% which is almost the same accuracy as NETTalk in neural networks and MBRTalk in parallel AI.     

A three-step decomposition method for the evolutionary design of sequential logic circuits

Evolvable hardware (EHW) refers to an automatic circuit design approach, which employs evolutionary algorithms (EAs) to generate the configurations of the programmable devices. The scalability is one of the main obstacles preventing EHW from being applied to real-world applications. Several techniques have been proposed to overcome the scalability problem. One of them is to decompose the whole circuit into several small evolvable sub-circuits. However, current techniques for scalability are mainly used to evolve combinational logic circuits. In this paper, in order to decompose a sequential logic circuit, the state decomposition, output decomposition and input decomposition are united as a three-step decomposition method (3SD). A novel extrinsic EHW system, namely 3SD–ES, which combines the 3SD method with the (μ, λ) ES (evolution strategy), is proposed, and is used for the evolutionary designing of larger sequential logic circuits. The proposed extrinsic EHW system is tested extensively on sequential logic circuits taken from the Microelectronics Center of North Carolina (MCNC) benchmark library. The results demonstrate that 3SD–ES has much better performance in terms of scalability. It enables the evolutionary designing of larger sequential circuits than have ever been evolved before.     

电路外部演化生成的软件模拟

介绍了一个基于演化母板的演化平台，该平台使用的是演化母板和基本元素相分离的结构，允许有更多类型的基本元素通过子板接入到演化母板上，使生成的电路种类更多，方式更加灵活。以一位全加器为实例，说明如何利用软件模拟方法实现电路外部演化生成。利用二叉树进行适应度评估的软件模拟，给出了主要函数程序代码。