VLIW处理器ISA建模与辅助软件优化技术

在基于VLIW结构的分组密码专用处理器设计过程中,研究了VLIW处理器的指令集体系结构建模技术.设计了一个指令精确的指令集模拟器,通过附加一个流水线相关及停顿统计模块,实现了周期精确的程序运行统计和流水线停顿统计.结合指令集模拟器、汇编器以及调试器,设计了一个面向VLIW处理器的辅助程序优化环境.利用模拟器和调试器来评估程序的指令级并行度以及资源占用情况,辅助程序开发者优化VLIW处理器程序,从而达到软硬件协作开发VLIW处理器指令级并行性的最终目的.     

ArmSim全系统模拟器的设计与实现

模拟器作为嵌入式系统研究的基础研发工具,可辅助系统体系结构调优、软硬件协同设计.本文实现了具有良好配置性及可扩展性的ArmSim模拟器,该模拟器是针对ARM处理器的全系统模拟器,可在其上运行和调试ARM应用级和系统级的目标程序.本文详细描述ArmSim的设计与实现细节.     

基于Intel PXA250处理器工作状态的功耗仿真模型及分析

设计了一个基于Intel PXA250处理器工作状态的功耗仿真模型，并且对SimIt-ARM的指令集模拟器进行修改，使其模拟Intel PXA250处理器，然后，为其添加上功耗分析模块，均用C 实现，试验结果表明，该模型在分析嵌入式处理器的工作状态变换引起的功耗变化方面具有良好的效果．     

OpenCMP：一个支持事务存储模型的多核处理器模拟器

CPU设计正在由仅开发指令级并行性的单线程单核结构转向利用线程级并行性的多线程多核结构，但至今还没有一个可移植性好并被广泛使用的开源多核处理器模拟器，限制了在这样的结构上开展高质量的研究工作。我们开发了一个多核处理器体系结构模拟器OpenCMP，用于支持当前和未来对多线程多核处理器体系结构关键技术的研究。该模拟器适当地抽象了多核处理器结构，为主流的多核处理器结构研究提供一个可扩展、灵活的模拟工具框架，包括支持对乱序、顺序的处理器核和同时多线程处理器核的模拟，以便对更大的多核设计空间进行比较性研究。本文以支持事务存储模型的多核处理器结构模拟器为例，详细描述了如何通过抽象多核结构和事务存储模型的最基本特性和组成部分，扩展单核处理器模拟器SimpleScalar，设计与实现一个多核处理器模拟器。初步研究表明，与现有的多核处理器模拟器相比，该模拟器能够较好地支持对事务存储模型和基于事务存储模型的多核处理器体系结构的研究．     

在SystemC中用ISS构造处理器模型方法分析

讨论了在SystemC环境下，通过封装独立的处理器指令集模拟器来构造具有时钟精度粒度的处理器模型方法。对封装过程中SystemC模块与指令集模拟器之间的信息传递与时钟同步、软件调试器集成、SystemC进程的选择、进程的结构等问题进行了讨论，并分别针对指令精确和周期精确两种类型的指令集模拟器提出了相应的解决方法。     

MobileNetV2 神经网络处理器的设计方案比较

针对MobileNetV2的瓶颈模块,进行了专用处理器芯片的设计方案研究;在卷积层融合模式和可配置方块结构的基础上,针对瓶颈模块卷积提出了一种能够动态分配计算力的流水作业结构;然后设计了一个对应的分析框架,提出了一个设计空间,并采用软件模拟器遍历比较了此空间内各种方案的性能,分析得出了最优参数选择的规律;通过硬件行为仿真验证了结论的有效性.该研究可以帮助系统芯片设计者根据自身的资源限制和性能需求选择或者设计合适的MobileNetV2处理器IP设计方案,还为处理器自动设计提供了一种思路.     

基于QEMU实现的处理器类故障模拟与注入方法研究

故障注入技术在BIT软件测试中是一种有效的手段。针对电路板级BIT软件测试中遇到的问题,介绍了一种基于开源模拟器QEMU实现的处理器类故障模拟方法。采用该方法对多种处理器故障进行仿真建模,通过对QEMU的扩展开发,加入故障行为模拟模块和故障注入模块,以实现一个具有处理器类故障注入功能的系统级模拟器BitVaSim。首先分析处理器功能故障模式,提取故障的关键字值对,用XML Schema定义故障并用于故障建模;其次对QEMU代码进行二次开发以实现对处理器故障行为的模拟;然后通过配置故障注入接口实现模拟器运行时的故障模式匹配、故障按条件触发等功能;最后通过实验案例来观察模拟器的故障表现,评价这种基于模拟器的故障注入技术。实验过程和结果显示这种方法是有效可行的。     

基于QEMU实现的处理器类故障模拟与注入方法研究

故障注入技术在BIT软件测试中是一种有效的手段。针对电路板级BIT软件测试中遇到的问题,介绍了一种基于开源模拟器QEMU实现的处理器类故障模拟方法。采用该方法对多种处理器故障进行仿真建模,通过对QEMU的扩展开发,加入故障行为模拟模块和故障注入模块,以实现一个具有处理器类故障注入功能的系统级模拟器BitVaSim。首先分析处理器功能故障模式,提取故障的关键字值对,用XML Schema定义故障并用于故障建模;其次对QEMU代码进行二次开发以实现对处理器故障行为的模拟;然后通过配置故障注入接口实现模拟器运行时的故障模式匹配、故障按条件触发等功能;最后通过实验案例来观察模拟器的故障表现,评价这种基于模拟器的故障注入技术。实验过程和结果显示这种方法是有效可行的。     

基于SimpleScalar的龙芯CPU模拟器Sim-Godson

现代高性能通用处理器的设计越来越复杂,模拟器在处理器设计中所起的作用越来越大.龙芯2号是中国科学院计算技术研究所研制的高性能通用处理器.最早开发的龙芯2号的模拟器ICT-Godson是信号级模拟器,它模拟了处理器的所有细节,十分准确,但速度和灵活性有较大限制.文章基于SimpleScalar工具集,设计并实现了龙芯2号的模拟器Sim-Godson.Sim-Godson具有高速度和高灵活性的优点,且准确性也很高.在3.0GHz的Pentium4微机上,Sim-Godson速度约为500K指令/s.大部份测试程序在Sim-Godson上的IPC(Instruction Per Cycle)与ICT-Godson相差不到5%,达到了很高的准确性.Sim-Godson在龙芯2号的性能分析工作中发挥了重要作用.     

可重构加密处理器控制模块的设计方法

可重构加密处理器是采用可重构体系结构设计而成的,用于对数据进行加/解密处理的集成电路芯片,它能够灵活、快速地实现多种不同的密码算法。可重构加密处理器由控制模块和加密/解密处理模块两大部分组成,其中,控制模块用于控制加密/解密程序的装载、存储和执行,加密/解密处理模块用于在控制模块的驱动下对数据进行加密/解密处理。文章提出了可重构加密处理器的控制模块的设计方法。     

基于物理反标的处理器功耗建模与评估方法

将基于综合的处理器作为主要研究对象,通过参数化RTL和物理反标的方法对处理器中的基本单元块提取出功耗值并组成功耗模型库;将处理器各模块映射为基本单元块的组合,利用性能模拟器统计出的模块翻转信息,从而对处理器的功耗做出快速准确的评价.实验结果表明,该方法可以做到与门级网表的真实功耗值误差不到10%,且速度开销很小.     

Multi_MINT:一个基于MINT的多核处理器模拟器

多处理器模拟器是设计、分析和优化多核处理器体系结构的主要工具。本文提出的Multi_MINT分为前端和后端两个部分,其中前端采用MINT来模拟MIPS处理器指令,后端包括Cache、互联结构、存储器控制器等部件,从而构成了一个完整多核处理器模拟器系统。本文主要介绍了Multi_MINT的总体结构,后端主要硬件部件的模拟框架,以及模拟器设计和实现中的一些细节问题,最后通过一个实例说明了Multi_MINT在性能评测方面的作用。     

一种类数据流驱动的可重构众核流处理器设计

传统的片上多核结构存在着计算资源粒度固定的缺点,无法满足应用在不同阶段对计算资源的差异化需求.针对上述问题,本文设计了运行时逻辑核可调整的可重构众核流处理器及流程序映射方案,以期满足应用各个阶段对计算资源的需求,且不造成资源浪费.通过在时钟精确软件模拟器上评估不同类型应用的性能表现,分析了处理器主要设计参数对性能的影响.实验结果表明,与具有同样计算资源的固定粒度流处理器相比,本文设计的可重构众核流处理器能够获得10％-30％的性能提升.     

若干体系结构模拟器加速技术的分析与对比

体系结构模拟器在处理器设计和体系结构研究中起着十分重要的作用.然而,模拟器的速度问题一直是制约其应用与发展的一个重要因素.因此对模拟器加速技术进行研究具有十分重要的意义.此类研究旨在确保模拟器精确性的同时最大程度提升模拟器的运行速度.对当前主流的体系结构模拟器加速技术进行了调研,并在此基础上对各种技术进行了比较和评价.     

可配置多核处理器的调试器模块化分层设计

针对可配置处理器特点提出一个基于模块化分层设计的调试器架构。该调试器架构具有较好的可复用性和可扩展性,易于移植到其他处理器。本文提出与具体目标机解耦的调试器设计方法,采用具有统一服务接口的目标调试层与具体目标机交互,使用XML格式文件存储目标机信息,通过目标机信息查询模块获取目标机信息。经工程实践表明,本调试器对可配置处理器支持良好。     

采用FPGA的振动模拟器设计

介绍了一种基于FPGA、ADC和高速DAC的振动模拟器的设计方法,并给出了该模拟器的硬件原理框图和FPGA设计的核心模块。本系统具有较强的可移植性,对有特殊要求的信号发生器设计有一定借鉴意义。     

基于STM32的电池模拟器的设计与实现

为解决电池保护板测试装置中电池测试的问题,设计了一种基于STM32的电池模拟器。该电池模拟器以STM32为主控制器,由通信模块、电压产生模块、ADC模块等几部分组成。对电池模拟器的工作原理、控制功能和方案设计给予了说明。实际测试表明,该电池模拟器具有单节电压任意可调、可模拟多串电池的串联和抗干扰能力强等特点。满足了基本的电池保护板测试系统的需要,具有良好的稳定性。     

龙芯2号综合参数测试系统设计

基于龙芯2号处理器(Godson 2)研制了一符合PC104 Plus总线标准的处理器模块,介绍了模块结构和系统核心北桥的实现.并结合实际应用的需求,设计了一功能扩展模块,该模块集成了AD、DA通道,IO通道,信号频率测试功能,具有较高的集成度.通过两者构建了一具有标准前向通道、后向通道、存储模块的综合参数测试系统,实际验证表明该系统可满足大多数测试测量场合的需求,并可根据需要采用其它标准PC104模块进行功能扩展.     

基于VTEST的TMS320C3x指令集模拟器设计

TMS320C3x指令集模拟器主要由指令集、中断和外设模块3部分组成.根据TMS320C3x指令的寻址特点,提出了双线代码指令模拟技术,该技术既能降低开发模拟程序的工作量,又能保证模拟效率;通过对中断识别机制的研究,给出了模拟器中断响应过程;设计了基于VTEST的事件驱动定时模拟方法,可降低外设模拟时对模拟器性能的影响.在实验部分,对模拟器性能进行了验证,实验结果表明了该模拟器具有较快的模拟速度.     

Perceptron-Based 分支预测SimpleScalar中的实现

SimpIeScaIar是目前国际上常用的一种超标量处理器的性能模拟器。首先分析了SimpleScaIar模拟器的内部体系结构,并在此基础上深入剖析了其分支预测部件的实现机制。针对SimpIeScaIar模拟器分支预测部件只支持基于计数器预测器的局限性,通过深入研究Perceptron-based分支预测器的实现机制,提出并设计了如何在SimpleScaIar模拟器中实现Perceptron-based分支预测器的方案。对超标量处理器的性能模拟和研究有着实际的意义。