数据均匀分布和正态分布的数据总线低功耗研究

低功耗设计已成为数字系统设计中必须考虑的问题,而总线低功耗设计是其中的重要分支。由于CMOS电路功耗的特性,降低总线上相邻两个传输数据状态的电压变化能有效降低总线功耗,降低总线翻转技术已成为降低总线功耗的重要研究领域之一,而Bus-Invert编码、ShiftInv编码是这一研究领域中的重要研究成果。以往的研究主要集中在遵从随机均匀分布的数据总线上,对该状态下的总线编码进行研究。由于总线上数据的相关性,现实中的总线数据往往服从正态分布的规律。通过对两种总线翻转编码技术的研究,得出对于服从均匀分布和正态分布的数据总线,ShiftInv编码技术降低功耗的能力均优于Bus-Invert编码技术。     

SoC总线的低功耗分支编码方案

为了降低SoC总线功耗,提出一种总线低功耗分支编码。该编码的基本思想为:对于地址总线,当地址连续时将地址总线死锁,当地址不连续时动态地调整窗口大小对其进行翻转编码;对于数据总线,对不同数据位宽分别设置两个汉明距阈值,当汉明距落在两个阈值之间则查找有效数据通道翻转密集区并对该区取反,两个阈值之外则采用翻转编码。该方法的编解码电路在32位AHB总线系统上实现,实验证明该方法与未编码之前相比将地址总线跳变率降低了51.2%,数据总线跳变率降低了22.4%,系统总功耗降低了28.9%。将T0编码、BI编码等方法在相同系统下实现后与所提方法作比较,证明分支编码方法在降低跳变率和功耗上有明显的优势。     

一种面向嵌入式系统总线的低功耗优化方法

为了解决嵌入式系统设备总线的功耗问题,从软件方面的功耗优化入手,提出一种面向嵌入式系统总线的低功耗优化方法,即在编译阶段,分别对指令地址总线和数据总线进行优化,以减少总线的翻转次数,降低其功耗。具体方法为:针对指令地址总线,采用改进后的遗传算法进行函数段调用优化,然后结合T0编码,减少总线翻转次数,从而降低其功耗。针对指令数据总线,采用粒子群算法进行指令调度优化,然后结合0-1翻转编码,减少总线翻转次数,从而降低其功耗。为了验证上述方法的正确性和有效性,以HR6P系列微处理器为平台展开实验,实验结果表明,总线功耗的优化效率达到25%左右。该方法明显减少了总线的翻转次数,提高了系统的整体性能。     

面向总线的低功耗优化方法探究

随着社会信息化水平的不断提高,信息产业的快速发展,由此带来了能源的消耗也越来越高。特别是芯片集成度越来越高,系统应用越来越复杂,这就使得功耗问题成为嵌入式系统必须面对的一个关键问题。单纯的硬件功耗优化已经不能满足要求,基于软件的功耗优化取得了很好的成效。在编译阶段,通过减少总线的翻转次数来降低系统的功耗。针对指令地址总线,结合遗传算法进行函数段的分配,结合相关的编码策略,减少总线翻转,从而降低其功耗。针对数据总线,使用蚁群算法进行指令调度,用0-1翻转编码,有效减少了其总线翻转,降低了功耗。这种基于数据总线和地址总线的优化算法,能够在特定的实验平台下通过实验验证,算法对于总线功耗的优化效率大约为25%左右。     

面向总线翻转编码的低能耗指令调度方法

能耗是设计嵌入式系统不可忽视的一个重要方面.针对嵌入式设备主要能耗来源之一的总线能耗,提出了一种基于总线翻转编码的低功耗指令调度方法.该方法以程序执行频度的profile信息为指导,利用数据随机性增强算法调度指令,获得适应总线翻转编码的指令序列,既减少总线翻转次数,又获得较为平衡的总线使用率,最终达到节约能耗的目的.以MiBench测试用例集为基准进行的对比实验可以看出,该方法能够有效地减少总线翻转次数.相对于未编码优化的arm-linux-gcc的指令序列,平均优化率可达到26%左右.相对于VSI+BI方法,平均优化率也能达到10%以上.     

低功耗总线编码技术

为了降低总线翻转率通常对总线进行编码。B-I编码是这些编码方法中比较简单实用的一种编码方法。但在连续传输时,它对翻转率降低不明显。该文对B-I编码加以改进,在编码前进行连续与非连续的判断。在连续传输时采用渐进零翻转编码,从而使得总线进行连续传输时翻转率接近为零。改进后的编码对同一段程序,相对于B-I编码翻转率进一步下降了28.7%,面积增加了18 225µm2。     

一种降低DSP芯片总线功耗的设计方案*

介绍了一种低功耗总线设计方案,在设计方案中提出了一种新的编码算法,并将其与一种低功耗译码器结合来降低总线的功耗。试验中选取了一些常用的DSP算法,结果证明这种方法可以有效降低DSP处理器中数据总线和地址总线的功耗,平均可达到对数据总线降低21.56 %和对地址总线降低40.29%。     

DSP程序地址总线低功耗分段Gray编码方法

地址总线的功耗是DSP功耗的重要来源。降低地址总线上的翻转率可以有效降低整个系统的功耗。文章在分析CMOS电路功耗基础上,提出了一种改进的Gray编码。结果表明,采用此种编码可以有效地降低DSP程序地址总线功耗。     

BI总线控制权的裁决原则

BI总线是于1978年首先由DEC公司提出的一种县有高性能,32位同步数据总线,并很快成为32位处理机的工业标准。BI总线已被广泛地应用于VAX系列机中。它的最大传输率为13.3MB,并采用了DRR(Dual Round Robin)仲裁算法,这种算法是分布式的,BI总线上的每一个节点都有均等的机会获得总线控制权。本文在简单介绍BI总线的特点和结构的基础上,着重介绍BI总线控制权的裁决原则并举例说明其工作过程。     

同步串行数据适配器(SSDA)

MC6852同步串行数据接口适配器为同步数据信息交换提供了一个双向串行接口。它包括用于在构成系统(如 M6800微处理系统)的总线上同时发送和接收标准同步通讯字符的接器逻辑。MC6852的总线接口有选择,许可,读/写、中断和总线接口逻辑,以使数据在一个8位双向数据总线上传送成为可能。总线系统的并行数据被具有同步、满字符插入/删除和错误校验的同步数据接口所串行发送和接收。在系统被予置时,SSDA 的功能组合通过数据总线被编成程序。可编程序控制寄     

GPH: A group-based partitioning scheme for reducing total power consumption of parallel buses

Two main sources for power dissipation in parallel buses are data transitions on each wire and coupling between adjacent wires. So far, many techniques have been proposed for reducing the self and coupling powers. Most of these methods utilize one (or more) control bit(s) to manage the behavior of data transitions on the parallel bus. In this paper, we propose a new coding scheme, referred to as GPH, to reduce power dissipation of these control bits. GPH coding scheme employs partitioned Bus Invert and Odd Even Bus-Invert coding techniques. This method benefits from Particle Swarm Optimization (PSO) algorithm to efficiently partition the bus. In order to reduce self and coupling powers of the control bits, it finds partitions with similar transition behaviors and groups them together. One extra control bit is added to each group of partitions. Properly managing number of transitions on control bits of each partition and that of each group, GPH reduces total power consumption, including coupling power. It also locates control bits of each partition such that total power consumption is minimized. We evaluate the efficiency of the proposed method for coding data and address buses under various hardware platforms. Experimental results show 43% average power saving in coded data compared to the original one. We also show the prominence of our coding scheme over previously proposed techniques.     

一种基于总线控制器的SoC功耗分析方法

总线是观测数据流行为从而进行媒体处理SoC芯片系统级功耗分析的较佳研究对象。Wishbone总线具有简单、灵活、免费等特点，是具有较强竞争力的系统芯片总线(SoC Bus)标准之一。在媒体处理SoC芯片的Wishbone总线控制器中增加具有功耗分析功能的专用模块，可以在不改变正常集成电路EDA设计流程的情况下较好地完成系统层次的功耗分析任务，在低功耗设计中具有广泛的应用前景。     

分布式算法实现高吞吐量低功耗FIR核的设计*

FIR是数字信号处理领域中通用滤波器的设计实现方法,基于SoC的设计思想将FIR滤波器封装为IP核的形式,可以在很大程度上提高可移植性。FIR核的设计,在滤波器系数为常数且输入采样数据分布概率为已知的情况下,通过分布式算法结构实现并加以编码和添加流水线可以获得功耗和吞吐量上的改进。提出一种在分布式算法结构基础上的FIR核的设计实现方法,并通过一系列措施对滤波器的吞吐量和功耗进行改进,最后给出了利用FPGA实现的算法验证。     

USB总线微波功率计设计

为提高微波功率测量仪器与其他设备的兼容性,简化电路结构,设计了二极管检波式USB总线微波功率计.重点研究了微弱信号检测、高速USB总线和数字校准技术.经过对二极管检波、微弱信号检测、USB通信的优化设计,制作了功率计探头.设计了数字校准补偿算法,利用NI-VISA和多线程技术设计编写了功率计软件.试验表明,设计的USB...     

一种多路车载信息传感器数据的传输设计

为实时接收和记录多路车载信息传感器的数据,设计了以C8051F060单片机为核心控制器,TJA1050为外围CAN驱动器的多路CAN总线数据(包括温度、湿度、压力)接收电路,并通过SPI接口将数据传输到上位机;在程序设计上,给出了在开辟二级缓存下的可变长度帧结构的传输设计;测试表明,该设计对10路CAN总线数据以500k的速率进行传输,工作稳定、可靠,数据接收正确,可变长度帧结构编码无误,实现了多路CAN总线数据的接收、编帧和传输。     

预付费智能冷水水表及其控管网络系统研究

探讨预付费智能卡式冷水水表及其控管网络系统设计中的关键技术，从存储信息载体的信息安全性和执行机构的动作可靠性这两个技术难点着手，通过对TM卡信息保密机制的研究和具有独特性能的陶瓷电动控制阀门的研究试验，并应用I^2C、1-wire总线技术进行控制器软硬件设计，应用表面贴装、器件绑定、最小功耗设计与电池长效供电等多项技术进行整合，设计微机电一体化系统，研究表明，合理优化存储信息载体的信息安全机制、检测和执行机构的动作可靠性，对提高微机电系统在计量控制精度、低功耗特性、数据保密性、动作可靠性等方面的性能具有重要作用。     

一种PCI总线ARINC429通信卡实现方法

ARINC429总线是一种重要的航空数据总线标准,是飞机航电系统数字信息传递的主要途径之一。本文给出一种PCI总线ARINC429通信卡的实现方法,利用FPGA实现了ARINC429协议的编解码,测试表明,该通信卡实现方法合理、运行可靠。     

CAN总线应用层协议的研究与实现

在研究CAN协议的原理及应用技术的基础上,为了满足波控系统控制策略的需要,设计了CAN总线应用层协议。该协议对网络信息进行了分类,在CAN2.0B标准基础上重新定义了标识符域,并对数据编码、网络管理机制和物理接口等作了定义。介绍了所开发的基于CAN总线的控制网络。实际运行表明,该协议具有网络负载小、通讯实时性好和可靠性高的特点。     

Reliable network-on-chip design for multi-core system-on-chip

Network-on-chip (NoC) architectures must deliver good latency-through put performance in the face of tight power and area budgets. However, in high-performance chip design, a significant design challenge is how to fulfill the requirements of circuit noise elimination, since the faults will slow down performance and dissipate much of the overall system power. This paper presents a simple coding scheme for reducing power dissipation, crosstalk noise, and crosstalk delay on the bus while simultaneously detecting errors at runtime. It uses a simple bus-invert encoding technique to reduce the prohibited transitions in terms of crosstalk noise and power dissipation. We also design a corresponding detector to detect errors at the input of the NoC routers. It can save energy by interrupting communications without storing and routing the packets when errors occur during transmissions. The experimental results for various multimedia applications show significant reduction in the number of patterns that are most likely to produce crosstalk errors. The results also show that it is attractive in terms of cost to apply the detecting logic to routers in the NoC with respect to the power consumption.