低功耗片上网络路由器设计

针对片上网络路由器功耗问题,在系统级层次上对影响路由器功耗的虚通道数目、缓存深度和数据微片位数等关键因素进行了研究。提出了综合多种功耗关键因素以及虚拟通道共享交叉开关输入端口的功耗降低方法,设计实现了一种低能耗的NoC路由器。实验结果表明,与Alpha 21364路由器和IBM InfiniBand路由器相比,所设计的路由器具有较低的功耗。     

延迟优化的片上网络低功耗映射*

片上网络（NoC）是解决传统基于总线的片上系统（SoC）所面临的功耗、延迟、同步和信号完整性等挑战的有效解决方案。功耗和延迟是NoC设计中的重要约束和性能指标,在设计的各个阶段都存在着优化空间。基于蚁群优化算法,通过通信链路上并发通信事件的均匀分布来降低NoC映射阶段的功耗和延迟。仿真实验表明,与链路通信量负载均衡的方法相比,该方案能进一步在拓扑映射阶段优化功耗和延迟。     

片上网络的低功耗自适应数据保护

针对片上网络(NoC)提出了一种低功耗自适应数据保护机制。根据不同的片上网络通信链路错误数目自适应选择,在路由节点之间进行数据保护的跳距,保证了系统芯片功耗效率最优化。实验结果证明,在同样的可靠约束条件下,采用自适应数据保护,其功耗低于节点到节点,端到端的数据保护,特别是对需要高可靠性的NoC通信结构,自适应数据保护机制表现得更为有效。     

片上系统设计方法和低功耗设计

对片上系统的设计方法进行了分析与探讨,给出了目前比较适用的SOC低功耗设计 方法和一种新的SOC低功耗设计流程。对影响片上系统功耗的因素进行了深入分析,在此基础上从 不同的层次讨论了SOC系统较为有效的低功耗设计技术,通过对这些不同层次低功耗设计技术的 比较,指明了SOC系统低功耗设计的发展方向。     

基于改进遗传算法的片上网络低功耗映射方法

针对规模庞大的应用如何在NoC平台上低功耗地运行,本文提出了一种基于改进遗传算法的片上网络低功耗映射方法。该方法利用任务节点的通信权重和映射平台的结构特征,对任务节点进行优先级划分并根据任务节点优先级及其连接关系获取较优初始映射解集。在此基础上,在遗传操作中加入轮盘转赌、最优邻居选择、进化逆转等操作,同时每次迭代中都以一定的概率选择初始解,防止算法停滞。实验结果表明,在相同任务模型和映射平台下,改进遗传算法对比于传统遗传算法和随机映射方法,都大幅度降低了功耗。     

基于片上网络改进HT模型的测试方法及仿真

No C结构规模巨大,内部电路互连非常复杂,No C内部串扰严重影响了片上系统的信号完整性。基于改进HT模型提出一种串扰测试的方法,实验结果表明,在改进的HT模型来中,N根传输线传统串扰测试方法需要测试6N次,而此方法只需要18次,从而有效地减小了开销。基于改进的HT故障种类模型设计了一套基于改进HT模型的测试代码,根据测试代码利用Pspice仿真软件设计了一种测试代码电路,该测试电路是利用16位数据选择器和16进制计数器构成,并对测试电路进行仿真测试,测试结果表明该电路能够满足测试要求并且具有可移植的优点。     

异步片上网络研究综述

异步片上网络具有低动态功耗、对延迟抖动的不敏感、统一的网络接口、较低的系统集成复杂度和较好的电磁兼容能力等众多特性,是下一代片上多核微处理器和多核片上系统的标准片上通信架构之一.在简单介绍异步电路的相关理论后,从多个方面概述了当前异步片上网络的研究成果,包括网络拓扑、同步?异步接口、流控制、服务质量、路由算法、低功耗设计、容错和可测性设计以及设计自动化;然后介绍并分析了一些具有代表性的异步片上网络设计案例.研究显示,异步片上网络具有众多同步片上网络所不具备的优点,大量的片上多核系统将使用异步片上网络作为其片上通信系统,但它们的易用性和网络性能亟待提高.     

片上网络体系结构的研究与进展

片上网络(NoC)是基于多处理器技术的一种新型的计算集成形式,涉及硬件通信结构、中间件、操作系统通信服务、设计方法及工具等。NoC体系结构的设计重点是实现低功耗和高效通信/计算能力。该文介绍了4种新的NoC体系结构,并在同等约束下进行了功耗比较,2D网格结构的功耗最大、性能最差,聚合环面网络结构则最优。     

基于Prim初始种群选取优化遗传算法的三维片上网络低功耗映射

针对将计算任务合理地映射到三维片上网络（NoC）的问题,提出了一种基于遗传算法（GA）的改进算法。GA具有快速随机的搜索能力,Prim算法可在加权连通图内得到最小生成树,改进算法结合了两种算法的优势,将计算任务合理地分配到各个网络节点,对于优化三维片上网络功耗和散热等问题具有很高的效率。通过仿真实验,对所提出的基于Prim算法的改进GA与基本GA的3D NoC映射算法进行了对比,仿真结果显示,基于Prim算法的改进GA平均功耗更低,从总体趋势来看,处理单元数量的增加与功耗降低幅度成正相关,在101个处理单元情况下,平均功耗比基本GA降低32%。     

3D NoC网络架构设计

在三维片上网络(3D NoC)设计中,层与层之间通信机制的优劣将影响整个3D NoC系统的性能。为此,在GEMS仿真平台基础上,提出一种低硬件资源消耗、高性能的总线架构,改进路由设计,构造基于总线的3D NoC的路由器。实验结果表明,该架构可提高常见算法的加速比,改善系统的整体性能。     

电子式低功耗电流互感器的设计

根据电力系统电流测量和继电保护对电流互感器的不同准确度要求,设计了电子式低功耗电流互感器(电子式LPCT)。针对额定电流60A的LPCT进行了相关误差实验,结果表明:LPCT具有较宽的测量范围,一个二次绕组即可同时满足0.2级计量及5P20保护的要求,使得LPCT的尺寸较传统电流互感器(CT)大为降低。同时,LPCT满足IEC60044-8对温度稳定性的要求。     

Register swapping schemes for low power execution

For embedded systems, the power dissipation on buses has become an essential issue in recent years. Many real-time embedded processors, such as DSP processors, adopt the Harvard architecture in which the data and instruction buses are separated to avoid processing-speed degradation. The power dissipation on an instruction bus can be reduced if the switching activities between consecutive instructions on that bus are reduced. Two efficient algorithms, the greedy method and the dynamic programming based method, are proposed to swap commutative source register fields of adjacent instructions. The switching activities on the instruction bus are therefore reduced, without affecting the execution results. Experimental results show that the proposed schemes result in a reduction of as much as 21.43% in the switching activities of consecutive source register fields between commutative blocks. In addition, the proposed schemes can be conveniently integrated with other encoding schemes to further improve the power dissipation on an instruction bus.     

面向HPC互连网络的低延迟前向纠错编码研究与实现

当前主流高性能互连网络的端口速率已达到100~400 Gbps,其单通道速率已达到25~50 Gbps。在这种高速率的网络上传输数据,前向纠错编码是提高其可靠性的必要技术。以太网国际规范IEEE 802.3采用的前向纠错编码为RS(528,514)和RS(544,514),但是这2种码型难以满足高性能互连网络在低延迟方面的性能需求。首先,分析了RS的编码和译码结构,并定量研究了RS码型参数与编解码延迟之间的关系。接着,提出了一种面向当前高性能互连网络的新型低延迟编码—RS(271,257),并比较了该码型在占用带宽和纠错能力等方面的优缺点。最后,实现了基于RS(271,257)的低延迟网络编码子层,并对其进行了资源消耗评估和延迟性能模拟。综合考虑资源消耗、纠错能力和延迟性能3方面因素,RS(271,257)是一种理想的低延迟前向纠错码型,可满足当前面向HPC的低延迟高性能互连网络的编码子层的设计需求。     

低功耗低噪声CMOS放大器设计与优化

分析了两种传统的基于共源共栅结构的低噪声放大器LNA技术:实现噪声优化和输入匹配SNIM技术并在功耗约束下同时实现噪声优化和输入匹配PCSNIM技术。针对其固有不足,提出了一种新的低功耗、低噪声放大器设计方法。     

基于低复杂度编译码的数据流错误纠错方法

针对单粒子翻转可能带来的数据流错误,设计一种改进的数据流错误纠错方法。利用线性分组码的相关理论,分析常用数据流容错方法的容错能力,从线性分组码的编译码原理出发给出一种低复杂度编译码算法,基于该编码的容错方法能够以较少的开销纠正单粒子翻转造成的单比特数据错误。实验结果表明,该方法能够有效纠正单粒子翻转造成的数据错误,与常用的纠检错方法相比,具有较优的纠错性能和较少的容错开销。     

On an efficient NoC multicasting scheme in support of multiple applications running on irregular sub-networks

When a number of applications simultaneously running on a many-core chip multiprocessor (CMP) chip connected through network-on-chip (NoC), significant amount of on-chip traffic is one-to-many (multicast) in nature. As a matter of fact, when multiple applications are mapped onto an NoC architecture with applicable traffic isolation constraints, the corresponding sub-networks of these applications are mapped onto actually tend to be irregular. In the literature, multicasting for irregular topologies is supported through either multiple unicasting or broadcasting, which, unfortunately, results in overly high power consumption and/or long network latency. To address this problem, a simple, yet efficient hardware-based multicasting scheme is proposed in this paper. First, an irregular oriented multicast strategy is proposed. Literally, following this strategy, an irregular oriented multicast routing algorithm can be designed based on any regular mesh based multicast routing algorithm. One such algorithm, namely, Alternative Recursive Partitioning Multicasting (AL + RPM), is proposed based on RPM, which was designed for regular mesh topology originally. The basic idea of AL + RPM is to find the output directions following the basic RPM algorithm and then decide to replicate the packets to the original output directions or the alternative (AL) output directions based on the shape of the sub-network. The experiment results show that the proposed multicast AL + RPM algorithm can consume, on average, 14% and 20% less power than bLBDR (a broadcasting-based routing algorithm) and the multiple unicast scheme, respectively. In addition, AL + RPM has much lower network latency than the above two approaches. To incorporate AL + RPM into a baseline router to support multicasting, the area overhead is fairly modest, less than 5.5%.     

基于多目标免疫算法的NoC映射优化

片上网络映射算法对系统的功耗、可靠性等性能有重大影响。引入新的抗体初始化算子和抗体变异算子,提出一种多目标映射免疫算法,以降低系统功耗,提高系统可靠性,避免产生额外的资源开销。算法中新的抗体初始化算子利用贪心算法产生初始抗体,新的抗体变异算子通过交换IP核位置减小通信距离,对解进行优化,从而降低由变异随机性产生的退化风险。根据网络的动态特性,提出一种新的功耗模型,使得功耗计算更准确。仿真结果表明,该算法能够有效降低功耗,提高可靠性。     

基于双端口RNI的容错NoC架构

为解决片上网络中故障路由器与IP核的通信问题,设计一种低硬件开销的双端口资源网络接口,在传统2D-mesh结构基础上,通过添加部分链路,将每个IP核连接到2个路由器上,并针对该架构设计相应的容错路由算法。实验结果表明,该方案硬件开销较小、容错能力较强。     

A high level power model for Network-on-Chip (NoC) router

This paper presents a high level power estimation methodology for a Network-on-Chip (NoC) router, that is capable of providing cycle accurate power profile to enable power exploration at system level. Our power macro model is based on the number of flits passing through a router as the unit of abstraction. Experimental results show that our power macro model incurs less than 5% average absolute cycle error compared to gate level analysis. The high level power macro model allows network power to be readily incorporated into simulation infrastructures, providing a fast and cycle accurate power profile, to enable power optimization such as power-aware compiler, core mapping, and scheduling techniques for CMP. As a case study, we demonstrate the use of our model for evaluating the effect of different core mappings using SPLASH-2 benchmark showing the utility of our power macro model.