边界扫描技术在FPGA测试中的应用

边界扫描技术是标准化的可测试性设计技术,它提供了对器件的功能、互连及相互间影响进行测,极大地方便了对于复杂电路的测试。文章针对XCV600_HQ240,介绍了边界扫描的基本结构、边界扫描测试操作流程、测试接口和IEEE 1149.1标准规定的数据寄存器和指令寄存器,结合FPGA芯片的BSDL文件进行边界扫描配置和测试。     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

基于FPGA的误码率测试仪的设计与实现

本文提出了一种使用FPGA实现误码率测试的设计及实现方法。该设计可通过FPGA内建的异步串行接口向主控计算机传递误码信息。也可以通过数码管实时显示一段时间内的误码率。文章先介绍了系统构成和工作流程，然后重点分析了关键技术的实现。     

基于边界扫描技术的板级机内测试研究

本文介绍了边界扫描技术及其边界扫描的板级BIT技术的基本原理，并在此基础上提出了一种板级BIT的实现方案，介绍了测试内容及用到的指令模式。     

基于边界扫描技术的VLSI芯片互连电路测试研究

对VLSI芯片互连电路测试过程数学描述模型及测试原理进行了研究，在此基础上提出了一种基于边界扫描技术的VLSI芯片互连电路测试实现方案。以PC机为测试平台的测试实验结果表明：该方案成功地完成了边界扫描机制试验电路扳上互连电路的桥接、S—A—1型、S—A—0型等多种类型故障的检测。     

用FPGA实现节点测试动作群接口电路

文章用FPGA设计并实现了JTAG（即节点测试动作群）接口电路;首先介绍了JTAG的定义和引脚的定义,阐述了JTAG的结构、特点和工作原理;然后在Altera的FLEX10K100系列芯片上完成了硬件实现;用MAXPLUSII软件进行仿真验证,给出设计思路和仿真结果.     

边界扫描电路故障类型分析

边界扫描电路是在ASIC和FPGA中广泛应用的一种可测性设计。介绍了边界扫描电路的发展及应用,阐述了边界扫描电路的电路结构,并着重研究了边界扫描电路的故障类型及测试方法。     

基于边界扫描测试的电路单元测试性设计研究

针对基于边界扫描的超大规模集成电路单元的特点,论述了测试性设计需要重点考虑的一些问题,研究了如何保证经过测试性设计后的电路单元测试最有效的难题;在详细研究电路单元测试性定量和定性指标的基础上,提出了新的测试性评价体系和测试性量化指标;提出新的测试时间度量及测量方法,与以往的方法相比测试方法简单,易于验证;此外,文中还给出了能够获得良好测试性设计效果的边界扫描电路单元的扫描链路设计方案.     

印制板级边界扫描接口线的测试

边界扫描设计正逐步成为可测性设计的主流。本文首先简要介绍边界扫描器件的结构，然后详细讨论印制板级边界扫描接口线的故障模型和测试原理，并给出相应的测试电路和测试算法。最后通过一个测试实例说明测试算法的时间特性。     

基于FPGA的数据域边界扫描测试向量发生器的设计与实现

设计了一种基于FPGA的边界扫描测试向量发生器,该发生器可以为边界扫描故障诊断系统提供测试向量,并可计算测试向量的故障覆盖率.与以往通过软件提供测试向量的方法相比,该设计在速度和效率上有了较大提高.     

一种CPU芯片硬件验证调试平台的设计与实现

给出了CPU芯片硬件验证调试平台的一种具体设计方案．该验证调试平台在设计方法上采用了程序性在线测试方法．该平台构建了CPU芯片的运行环境，能够控制CPU芯片输入脉冲单拍／多拍或连续运行，并且在CPU芯片的运行过程中可以监测CPU芯片内部寄存器的内容．该平台的实现不仅有益于CPU芯片的设计和调试，而且能够作为CPU芯片设计教学系统以及嵌入式系统开发平台．     

建立在模拟集成电路上的边界扫描设计

对模拟芯片边界扫描测试方法进行了研究,结合IEEE1149.1标准框架结构和IEEE1149.4标准混合信号测试总线思想构建了模拟芯片边界扫描测试电路,运用了数字移位寄存器和模拟开关构成模拟边界扫描单元,并编写了TAP控制器及其它电路的VHDL代码,通过实验仿真验证了测试电路的可行性。测试电路可以完成模拟芯片的简单互连测试以及性能测试。     

系统芯片的边界扫描测试与调试方法研究

针对系统芯片的多内核结构违反边界扫描标准而导致不可测试的问题,IEEE 1149.7标准提出了多片上TAPC结构的测试与调试方法;以该标准为依据,利用QuartusⅡ软件设计在测试与调试系统中具有关键作用的边界扫描测试控制器;重点阐明了多内核系统芯片的调试原理与调试流程、控制器的结构与作用等;仿真结果表明控制器能够产生符合标准的调试信号,具有良好的可行性与有效性,对系统的构建具有积极的意义。     

高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

模拟电路边界扫描功能性测试模型研究

边界扫描技术在数字电路中已经基本成熟,但在模拟电路中还涉足较少。为了提高模拟电路系统的可靠性和可测性设计,对模拟电路面向功能性测试的边界扫描模型进行了研究,结合IEEE1149.1标准框架结构和IEEE1149.4标准混合信号测试总线思想,提出了利用数字寄存器控制模拟开关的边界扫描单元结构,设计了面向功能测试的模拟电路边界扫描模型,简化了测试存取口,降低了测试难度,同时构建了模型测试平台,实现了模型的功能测试功能。     

边界扫描技术在VLSI电路设计中的应用研究

边界扫描技术（BST）是一种新型的VLSI电路测试方法,但在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器件实现JTAG互连,如何将边界扫描测试、在线编程和仿真结合起来一直是一个亟待解决的问题;为解决上述问题,在大规模集成电路设计中采用逻辑可编程扫描链方法,利用边界扫描技术对电路板进行测试,实验证明采用逻辑可编程扫描链方法可有效的解决测试与在线编程（或在线仿真）的兼容问题。     

基于RTX的网络延迟测试系统设计与实现

网络延迟对网络通信影响巨大,基于RTX实时环境,在开发了RTX下计数卡驱动的基础上,设计实现了一套网络延迟测试系统,该系统利用GPS锁晶振授时器产生的高频方波信号作为时钟基准,为发送方和接收方提供测试时钟,系统中实时处理、传输数据的进程运行在RTX环境下,在LabWindows/CVI下开发的人机交互界面来设置测试数据参数,最后将测试结果记录进文件。该测试系统不仅测出了RTX下网络传输延迟,而且提出了一种延迟测试的可靠方案,为今后的网络应用提供了有力参考。     

针对多时钟扫描测试的可测性设计方法

在数字集成电路设计和生产中，基于扫描的测试方法是重要的可测性设计(design-for-test)技术．在多时钟的扫描测试设计中，不同时钟域之间信号的交叉会增加测试矢量的数目，从而增加了测试的成本．采用新的可测性设计方法，在扫描测试时用多路选通器隔断时钟域之间的交叉信号，使得原来处于不同捕获时钟组的时钟被分配到相同的时钟组中，在故障覆盖率基本不变的同时，减少测试矢量，降低测试成本．经实验验证，文中新的可测性设计方法可以明显地减少测试矢量数目，而且便于在RTL级加入。     

基于SQLite的边界扫描互连测试矢量生成设计

互连测试是边界扫描技术的主要内容之一,在分析IEEE1149.1的基础上,给出一种基于嵌入式开源数据库SQLite的边界扫描测试系统中互连测试矢量生成的设计;利用SQLite数据库中存储的被测电路的扫描链路信息和器件等信息,得到扫描粗链并进一步形成扫描细链;利用可测网络信息结合测试算法产生测试矢量;最终将测试矢量在扫描细链上对扫描单元赋值即得到扫描链的互连测试矢量集;测试结果表明,该设计可快速生成测试矢量而缩短测试时间,具有较好的应用前景.