一种改进的LPDC译码算法

Mackay-Neal算法是基于LDPC码的BP译码简化算法,但仍存在大量乘法运算.为了降低译码算法的运算量,基于Mackay-Neal算法提出一种改进的对数和积译码算法.最后通过计算量复杂度分析结果表明,改进后的对数和积译码算法更简单,运算量大大降低,易于硬件的实现.     

采用近似max*运算的Log-MAP译码算法

为有效降低Turbo码译码的硬件存储消耗,提出一种基于近似max*运算的改进的Log-MAP算法。并通过设计合适的数字电路来找出一组数据中最大的两个值嵌入到其相关函数项中,有效实现了低复杂度的Turbo译码器的硬件结构。实验结果表明,所提出的结构比Constant Log-MAP算法结构平均简化了30%,达到了与Log-MAP几乎相同的误码率(BER)性能,降低译码的复杂度,便于实际工程应用。     

TPC基于相关运算的迭代译码算法

Chase-Pyndiah算法（简称C-P算法）为Turbo乘积码（TPC）译码中常采用的算法之一。在C-P算法的基础上,引入一种基于相关运算的迭代译码算法,采用相关作为度量,可以避免复杂的欧氏距离计算;在选择候选码字时引入度量比较的方法,省去了对竞争码字的搜索;通过去除候选码字中相同元素对符号集合进行简化,降低了译码复杂度和译码延时。经算法分析与仿真表明,与已有的软判决算法相比,该算法的译码速度更快而译码性能没有降低,非常适合硬件实现。     

LogMAP译码算法量化方法研究

为了在数字芯片上实现Turbo码译码时,降低硬件实现代价,提高运算速度,针对LogMAP算法,研究了Turbo码译码过程中接收符号、路径度量值、对数似然比的量化方法,并分析了量化因素对译码性能的影响;提出"3σ准则",确定接收符号进行量化的范围和精度;引入了修正的变量偏移(Modified Variable Shift normalization,MVS)归一化算法,减小路径度量的动态范围;提出了加窗LLR算法,进一步减少内部运算数据动态范围.仿真结果表明,采用提出的定点量化算法,在可接受的译码性能恶化(约0.3dB)的前提下,降低了Turbo码定点实现的复杂度,更加便于工程应用.     

IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.     

性能和复杂程度折中的LDPC码译码算法

在IEEE802.16e通信标准的LDPC码背景下,基于LDPC码的软判决LLR BP译码算法,结合LDPC码的最小和处理方式和硬判决译码思想,针对译码性能和复杂程度提出了一种改进的BP译码算法。在相同信噪比条件下,新BP算法在译码性能上非常接近LLR BP算法,同时其复杂程度却远小于LLR BP算法,提高了工程可实现性。     

一种改进的LLR BP译码算法研究

运用LLR BP经典算法对低密度奇偶校验(LDPC)码译码时,由于译码时迭代次数过多和每次循环时校验节点的计算复杂度过高,导致译码复杂度非常高.提出了一种改进型LLR BP译码算法,采用泰勒级数将LLR BP算法中复杂度高的雅克比修正项进行分段线性近似.仿真表明:该算法在译码性能损失不大的情况下可大幅降低LDPC码的译码复杂度.     

Turbo乘积码译码算法的优化和改进

Chase2算法是Turbo乘积码(TPC)软判决译码中常采用的算法之一。由于传统的Chase2算法中欧氏距离计算以及寻找竞争码字都需要大量的运算,因而在硬件上实现比较复杂。为此,在传统Chase2算法的基础上,采用相关度量等价替代欧氏距离的度量,简化寻找竞争码字的过程,以降低译码复杂度;调整竞争码字不存在时的软输出信息值,以提高编码增益。仿真结果表明：改进算法比传统的Chase算法译码速度更快,译码性能更好,非常适合硬件实现。      

Turbo码译码算法的改进研究

文章分析了Turbo码的MAP类译码算法后,针对传统Log-MAP译码算法的特性,提出了一种改进的Log-MAP译码算法.仿真结果表明,新的算法在降低译码复杂度的同时较好地保持了译码性能,使其非常接近Log-MAP算法的译码性能,同时也非常有利于硬件的实现.     

基于修正函数线性拟合的Turbo码译码算法

新一代移动通信系统LTE/LTE-A具有高吞吐率的突出特点和需求,但高速译码也对误码率和延时等提出了更高的要求。现有的Turbo码译码算法中,Log-MAP算法译码性能较好,但算法复杂度高,时延大;而Max-Log-MAP算法虽然具有较低的复杂度,但译码性能较差。为此,提出一种基于修正函数线性拟合的Turbo译码算法,该算法针对不同刻度区间采用不同的拟合参数。实验仿真表明,该算法与现有算法比较,能够达到Log-MAP算法的译码性能,且避免了Log-MAP的大量运算,从而在保证较好译码性能的基础上,有效地降低了译码延时,并且便于硬件实现。     

Hybrid weighted bit flipping low density parity check decoding

Low density parity check codes (LDPC) exhibit near capacity performance in terms of error correction. Large hardware costs, limited flexibility in terms of code length/code rate and considerable power consumption limit the use of belief-propagation algorithm based LDPC decoders in area and energy sensitive mobile environment. Serial bit flipping algorithms offer a trade-off between resource utilization and error correction performance at the expense of increased number of decoding iterations required for convergence. Parallel weighted bit flipping decoding and its variants aim at reducing the decoding iteration and time by flipping the potential erroneous bits in parallel. However, in most of the existing parallel decoding methods, the flipping threshold requires complex computations.In this paper, Hybrid Weighted Bit Flipping (HWBF) decoding is proposed to allow multiple bit flipping in each decoding iteration. To compute the number of bits that can be flipped in parallel, a criterion for determining the relationship between the erroneous bits in received code word is proposed. Using the proposed relation the proposed scheme can detect and correct a maximum of 3 erreneous hard decision bits in an iteration. The simulation results show that as compared to existing serial bit flipping decoding methods, the number of iterations required for convergence is reduced by 45% and the decoding time is reduced by 40%, by the use of proposed HWBF decoding. As compared to existing parallel bit flipping decoding methods, the proposed HWBF decoding can achieve similar bit error rate (BER) with same number of iterations and lesser computational complexity. Due to reduced number of decoding iterations, less computational complexity and reduced decoding time, the proposed HWBF decoding can be useful in energy sensitive mobile platforms.     

对流层散射信道中5G-NR LDPC码性能

由于目前衰落信道,特别是时变信道非线性环境下的研究极少,因此研究对流层散射信道应用场景下的5G-NR LPDC编译码性能。5G-NR LDPC码是一种准循环LDPC码,其通过基矩阵构造,可以支持多种码率和码长,便于实现速率自适应。本文提出一种改进的分层归一化最小和译码算法,利用对归一化因子的修正,使该算法更适合应用于散射信道。仿真结果表明,本文算法与传统译码方法相比,译码速度提高了3倍,减少了迭代次数,降低了复杂度;使用16重分集技术且误码率达到10-5时,在低码率和高码率下,改进译码算法比传统译码算法性能分别提升1.3 dB左右和0.6 dB左右。     

基于PEG算法的准循环LDPC码的编码构造方法

为了将渐进添边(Progressive edge-growth,PEG)算法应用于准循环低密度校验码(Low density paritycheck codes,LDPC codes)的构造,本文从最小化环长和减少短环周期的角度,提出一种新颖的准循环LDPC码的编码构造方法.利用该方法构造出一个码率为1/2的LDPC码,并通过计算机仿真得到其误帧率曲线,其性能优于3GPP中相同码长码率的Turbo码.该LDPC码不仅性能优异,而且编译码方法简单、复杂度低,能够节省存储空间,适用于未来移动通信以及深空通信.     

CMMB中LDPC码的编译码研究及仿真性能分析

CMMB中采用了先进的信道纠错码LDPC码和OFDM调制技术,在移动多媒体电视标准中具有领先地位。通过分析LDPC码的校验矩阵规律,采用适合CMMB标准的改进LU分解编码算法,大大减少了存储资源的使用,并在MATLAB平台的仿真测试环境下,通过最小和译码算法进行译码,测试结果表明,LDPC码非常适用于高速传输系统中,仿真对比得到的最优修正值使译码性能改善,能满足高精度的数字信号传输需要。为CMMB的信道编解码器的硬件设计提供了一套有效的编译码算法方案,具有较好的实用价值。     

LDPC在QPSK调制下的最小和整数译码

低密度奇偶校验码(LDPC码)具有逼近香农限的优良性质。基于此,对LDPC码在QPSK调制下的最小和译码算法进行研究,提出一种基于整数运算的最小和译码算法,算法中所有变量都用固定长度的整数表示,便于硬件实现。仿真实验证明,该算法的性能与基于高精度浮点数的和积译码算法接近。     

动态量化的LDPC译码器结构

为降低低密度奇偶校验码(LDPC)译码器的复杂度,提出动态量化的LDPC译码器结构。针对传统并行结构,采用自适应动态量化算法、层调度策略以及最小和算法,在译码的同时调整信息量化方式,由此设计自适应估计电路,并统计幅值过大的信息比例。实验结果表明,该结构能以较小的性能损失降低LDPC译码器的复杂度。     

基于差分进化的非规则LDPC码优化设

为优化非规则低密度奇偶校验(LDPC)码的度分布,引入差分进化(DE)极值搜索算法,根据差分进化后的最佳成员矢量,确定非规则LDPC码变量点的度分布。基于期望码率和变量点的度分布调整校验点的度分布,获得期望码率下的LDPC码。为提高优化搜索效率,改进差分进化停止准则,从而有效控制进化迭代次数。在此基础上,设计一组加性高斯白噪声(AWGN)信道下的非规则LDPC码。实验结果表明,该方法的译码复杂度低,设计的LDPC码具有较高的噪声门限。     

高效LDPC译码器的优化与FPGA实现

针对高效LDPC译码器设计过程中的参数选择问题,提出了针对Turbo译码消息传播（Turbo decoding message passing,TDMP）译码算法的离散密度进化算法。利用这种离散密度进化算法对译码算法中的校正因子及量化精度进行了优化。与传统的通过数值仿真进行优化的方法相比,本文算法效率大大提高,且效果显著。测试结果表明,优化的定点化译码器与纯浮点仿真相比性能只相差0.1 dB左右。在译码器实现结构设计中提出了一种基于分布式RAM的P消息循环存储结构,与传统的基于寄存器和Benes网络的存储器结构相比,资源消耗明显下降。在Xilinx公司的FPGA平台上进行了硬件实现与测试,结果表明与同类译码器相比在资源消耗和吞吐率上均有一定优势,是一种高效的LDPC硬件译码器。