基于IEEE 1500标准的嵌入式存储器测试壳的研究

超大规模集成电路和超深亚微米技术的快速发展,促使了系统芯片(System on Chip,SoC)的产生,同时在SoC中也集成了越来越多的嵌入式存储器,因此嵌入式存储器对SoC芯片的整体性能有非常重要的影响;文章针对SoC中的嵌入式存储器的可测试性设计展开研究;文章基于IEEE 1500标准针对DRAM和SRAM设计了具有兼容性的存储器的测试壳结构,并结合BIST控制器,在Quar-tusⅡ平台上,采用硬件描述语言对测试壳在不同测试指令下的有效性和灵活性进行验证,结果表明文章所设计的测试壳结构达到了预期的要求。     

深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

基于SoC的嵌入式DRAM存储器内建自测试设计

内建自测试(Built-in Self Test,BIST)是测试片上系统(System on- Chip,SoC)中嵌入式存储器的重要技术;但是,利用BIST技术采用多种算法对嵌入式存储器进行测试仍面临诸多挑战;对此,提出了一种基于SoC的可以带有多种测试算法的嵌入式DRAM存储器BIST设计,所设计的测试电路可以复用状态机的状态,利用循环移位寄存器(Cyclic Shift Register,CSR)产生操作命令,利用地址产生电路产生所需地址;通过对3种BIST电路支持的算法,全速测试,面积开销3个方面的比较,表明提出的嵌入式DRAM存储器BIST设计在测试时间,测试故障覆盖率和测试面积开销等各方面都取得了较好的性能.     

一种能有效降低Memory BIST功耗的方法

随着系统芯片(SoC)上存储器比重的日趋增加和Memory BIST(memory built-inself-test)的广泛应用,对较低测试功耗的嵌入式Memory BIST的设计要求越来越高,因为测试功耗一般为系统正常工作时的两倍多,而过高的功耗会烧毁电路和降低芯片成品率.通过采用按时钟域划分存储器组和串并结合的方法来降低Memory BIST的测试功耗.实验仿真结果表明,用该方法所得的最大功耗只有传统方法的1/14,可见该方法能有效降低测试时的能量损耗.     

存储器内建自测试技术在芯片设计中的应用

针对SoC芯片中存储器模块的测试问题,在结合设计工具的基础上,提出了存储器的测试结构和方法,并且讨论了存储器模型的应用与调试.     

基于TMS320C6713的McBSP和EDMA实现串口通信

针对TI公司的DSP芯片TMS320C6713,利用片上同步多通道缓冲串行口(McBSP)和增强型直接存储器存取(EDMA)实现了串口通信功能。该方案解决了芯片只有同步串口而不能进行异步传输的问题,丰富了接口功能。     

支持存储访问的NoC模拟器的设计与实现

随着片上网络的发展,片上多处理器系统通信性能提高的同时,存储器的访问性能将成为片上多处理器系统的性能瓶颈.目前片上网络的研究主要依赖于模拟器,而现有的片上网络模拟器都不能完成对存储器访问的准确模拟.本文设计并实现了一个能对存储器访问进行模拟的模拟器,为存储器性能的研究提供了一个实验平台;论文通过采用大量访问集对该模拟器进行测试,得出了若干条与存储器访问性能优化相关的片上网络设计建议.     

相变存储器单元测试用擦写脉冲电流源的设计磁

相变存储器有望成为下一代非易失性存储器,擦写脉冲电流源是相变存储器单元性能测试的重要组成部分,论文根据要求设计一种简易实用的脉冲电流源。它是由激光二极管驱动芯片、可编程电阻芯片和外配置的脉冲电压发生器构成,实现了可编程脉冲宽度的脉冲电流源。     

基于边界扫描的存储器BIST技术

近年来,随着信息化装备复杂度的增加和现场级快速测试诊断需求的增加,迫切需要基于边界扫描的BIST技术;在这种应用模式中,基于边界扫描的BIST技术能解决现场级快速测试诊断需求;存储器在板级模块上经常使用,其BIST是板级BIST的重要组成部分;文章紧密联系应用需求,并以工程应用作为参考目标,提出了一种易于实现的基于两级移位"1"算法的SRAM簇测试算法,该算法在保证测试安全的前提下能够实现所有可检测故障的100%覆盖,并给出了基于该测试算法的SRAM簇测试BIST架构。     

高度并行计算机的存储器系统

利用高度并行的SIMD计算机，如CLIP4，DAP，MPP，连接机CM－2和MasPar MP-1，已经实现了并行处理在速度上的最大提高，计算主要是针对诸如图像处理，图形处理，液体流动模拟和其它使用2D和3D方程组的课题，应用的范围目前受到如下一些因素的限制：第处理部件缺乏寻址自主性，输入／输出瓶颈，数据传送能力不足和运算能力不足等。其中有些限制因素可以通过改善这些结构的存储器系统加以克服，存储器技术的发展使存储器芯片上可以集成大量逻辑电路，有可能大幅度提高存储器子系统的灵活性。本文讨论存储器的某些最新进展，提出如何增强高度并行SIMD计算机存储器系统性能的建议。     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

基于微处理器的可测性设计

由于微处理器结构复杂，测试困难，作者在微处理器设计中插入内建自测试（BIST）电路，对指令译码部件的可编程逻辑阵列（PLA）电路和执行部件的控制只读存储器（CROM）电路进行测试。模拟结果表明，微处理器可分别在测试模式与正常工作模式下运行。在测试模式下，微处理器芯片中近40％的晶体管可用自检办法解法。     

用内建自测试(BIST)方法测试IP核

近几年基于预定制模块IP(Intellectua lProperty)核的SoC(片上系统)技术得到快速发展，各种功能的IP核可以集成在一块芯片上．从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难，传统的测试和验证方法难以胜任。本文通过曼彻斯特编码译码器IP核的设计、测试，介绍了广泛应用于IP核测试的方法一内建自测试fBuilt—In SeIf Test)方法，强调了面向IP测试的IP核设计有关方法。     

一种组合电路内建自测试的改进方法

对组合电路的测试提出了一种将确定性测试生成方法与内建自测试相结合的设计方案;设计实现了利用D算法生成的测试矢量和伪随机测试序列生成电路共同构成测试矢量生成模块,利用内建自测试方法完成可测性设计,并将两者结合得出组合电路内建自测试的改进方法;分析与实验结果表明,该方法能减少系统硬件占用,同时具有测试向量少、故障覆盖率高的特点。     

Testing and built-in self-test – A survey

As the density of VLSI circuits increases it becomes attractive to integrate dedicated test logic on a chip. This built-in self-test (BIST) approach not only offers economic benefits but also interesting technical opportunities with respect to hierarchical testing and the reuse of test logic during the application of the circuit.Starting with an overview of test problems, test applications and terminology this survey reviews common test methods and analyzes the basic test procedure. The concept of BIST is introduced and discussed, BIST strategies for random logic as well as for structured logic are shown.     

程序插装技术在软件内建自测试中的应用

软件内建自测试(Build-In-Self-TestforSoftware)思想来自于硬件内建自测试。其中测试点设置是软件内建自测试系统的核心模块之一,主要借助程序插装技术收集动态测试信息和控制程序流程。该文具体讨论了插装库的设计、实现以及测试点植入被测程序的过程。     

应用于逻辑核的BIST关键技术研究

随着集成电路工艺进入深亚微米阶段后，电路复杂度的不断提高，特别是片上系统的不断发展，主要包括验证测试和制造测试的芯片测试，正在面临着巨大的挑战，传统的使用自动测试设备的测试方法越来越不能满足测试需要。各种用于提高芯片可测试性的可测性设计方法被提出，其中逻辑内建自测试方法已经被证明为大规模集成电路（VLS1）和SOC测试的一项有效的可测试性设计方法。文章首先对Logic BIST的基本原理结构进行介绍，然后对其在实践应用中的一些难点问题进行详细分析，最后给出针对一款高性能通用处理器实验的结果。     

A hierarchical infrastructure for SoC test management

HD/sup 2/BIST - a complete hierarchical framework for BIST scheduling, data-patterns delivery, and diagnosis of complex systems - maximizes and simplifies the reuse of built-in test architectures. HD/sup 2/BIST optimizes the flexibility for chip designers in planning an overall SoC test strategy by defining a test access method that provides direct virtual access to each core of the system.