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共有20条相似文献,以下是第1-20项 搜索用时 125 毫秒

1.  基于LFSR状态相关的测试数据压缩方法  
   毛蔚  梁华国  程旺燕《微型机与应用》,2010年第29卷第6期
   针对当前LFSR状态和种子的相关性,控制位在改变当前LFSR状态中相应位的值时,对该种子载入过程中需要改变的位进行控制,使得在生成载入种子测试向量时,不需要全部载入种子的全部位数值,从而使控制简单且种子的施加时间更短,实现测试数据压缩.通过实验证明,该方法能够有效地减少种子的存储空间和施加时间.    

2.  BIST测试激励的聚类压缩方法  
   《计算机辅助设计与图形学学报》,2014年第6期
   测试激励压缩方案能减少内建自测试(BIST)电路的存储硬件开销,适合超大规模集成电路的测试.将聚类压缩与循环移位压缩和输入精简压缩巧妙结合,提出一种针对BIST的测试激励聚类压缩方法.首先将难测向量进行x方向输入精简;然后以贪心选择的方法进行y方向聚类压缩,即将测试向量集划分成几个子集,每个子集只存储一个种子向量;最后将聚类后的种子向量集进行z方向移位压缩,将最终的种子向量存储到BIST电路中.测试时,解压电路通过对种子向量进行解压得到全部的难测向量.理论分析和实验结果表明,通过增加相对很少的硬件开销构建聚类移位输入精简解压电路能够产生较高的测试数据压缩率,减少测试向量存储单元,且能以芯片频率进行测试,其中对电路s38584的压缩率高达99.87%.    

3.  芯片级BIST控制器的设计与实现  
   孟觉  樊晓光  邬蒙  夏海宝《计算机工程》,2011年第37卷第21期
   为适应某型国产航电设备故障的实时自检测及定位需要,设计一个针对自测试电路的芯片级BIST控制器。传统的测试方法存在测试时间长和故障覆盖率不高的缺点。为此,采用伪随机测试向量和确定性测试向量相结合的混合BIST技术及多扫描链、压缩向量技术,对芯片级BIST控制器进行研究,给出功能模块的设计方案。利用Quartus II软件对设计进行仿真,测试结果证实该设计可达到某型航电设备的故障自检测要求。    

4.  二维测试数据压缩的优化  被引次数:1
   周彬  吴新春  叶以正《计算机研究与发展》,2009年第46卷第4期
   为了减少内建自测试方案中的测试数据,基于输入精简技术(横向压缩)和TRC测试集嵌入技术(竖向压缩)的二维测试数据压缩的BIST方案.采用改进的输入精简算法和基于相容性判断的TRC种子选择算法,同时对横向和纵向压缩进行优化,包括在相同的相容百分数(PC)的条件下,确定位百分数(PSB)对竖向压缩的影响和在相同的PSB条件下竖向压缩算法中的PC对竖向压缩的影响两个方面.针对ISCAS89实验电路的实验结果表明,每一个PSB值都有一个最优的PC值范围[PClow_limit,PChigh_limit]使存储位数最小,并且与最优的 PClow_limit,和PChigh_limit之间满足近似的线性关系.相对现有的测试数据压缩方案,采用该优化的二维测试数据压缩方案实现的测试电路,不仅存储位数可减少20%~75%,而且可以达到ATPG工具所能达到的故障覆盖率.另外,测试控制逻辑电路简单,可重用性好.最后,由于在测试向量生成器和被测电路之间没有引入逻辑门,因此,不会对电路的性能产生影响.    

5.  基于折叠计算的多扫描链BIST方案  
   梁华国  李扬  李鑫  易茂祥  王伟  常郝  李松坤《计算机辅助设计与图形学学报》,2013年第25卷第4期
   为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移人多扫描链,在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07%,平均测试应用时间为之前方案的13.35%.    

6.  基于二维测试数据压缩的BIST方案  被引次数:2
   周彬  叶以正  李兆麟《计算机辅助设计与图形学学报》,2009年第21卷第4期
   为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%.    

7.  一种改进的扫描电路测试压缩方法  
   张旭  刘煜坤  张旭辉  张礼勇《电测与仪表》,2010年第47卷第11期
   提出了一种改进扫描电路测试压缩方法。首先,通过基于向量删除的测试压缩去除测试序列中的冗余向量;其次,用消耗时钟较少的有限扫描操作代替全扫描操作,合并测试序列内部测试向量,减少测试时间;最后,采用启发式方法限制候选测试对数量,降低计算复杂度,加速测试压缩过程。基准电路实验结果表明,相同故障覆盖率下,该方法降低测试时间效果十分显著。    

8.  使用重复播种和Golomb编码的二维测试数据压缩  被引次数:1
   胡兵  陈光《计算机辅助设计与图形学学报》,2005年第17卷第3期
   提出了一种用于SOC测试的二维测试数据压缩方案.先利用线性反馈移位寄存器重复播种技术,对带有无关位的测试向量进行压缩,并获得种子差分序列;然后用Golomb编码的方法对其作进一步的压缩;同时给出了Golomb码参数。的确定方法和相应的二维解压结构、实验结果表明,该方案在保证较高故障覆盖率的前提下,既能显著地减少测试序列长度、缩短测试时间,又能有效降低对测试数据带宽的要求.    

9.  一种BIST测试激励的聚类移位压缩方法  
   涂吉  王子龙  李立健《计算机科学》,2014年第41卷第5期
   提出一种针对内建自测试的测试激励聚类移位压缩方法。对难测故障的测试向量进行聚类压缩,将测试向量划分为若干类,每类内的向量相互之间最多只有一比特相异,从每类中只选取一个种子向量存储到ROM中。为了进一步提高测试向量压缩率,对聚类后的种子向量再进行移位压缩。实验结果表明,聚类移位压缩具有较高的测试数据压缩率,能减少难测向量存储单元,且能以芯片频率进行测试。    

10.  基于测试片段间转移的低功耗BIST实现  
   杨婷  邝继顺《微处理机》,2007年第28卷第2期
   随机测试向量产生时,一大部分的测试功耗是由于那些无贡献的测试向量所引起的。文中提出了一种基于测试片段间的转移低功耗BIST结构,该结构采用有效测试向量片段间转移的方式,除去了由随机产生而对故障覆盖率没有贡献的无效向量,并把有效测试向量片段以消耗功耗最小原则依次送入被测电路,减少了测试时间,在硬件代价不高的基础上有效降低了测试功耗。    

11.  一种针对3D芯片的BIST设计方法  
   王伟  高晶晶  方芳  陈田  兰方勇  李杨《电子测量与仪器学报》,2012年第26卷第3期
   提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。    

12.  改进的基于STUMPS架构的BIST电路设计  
   李春伟  何振中  陈新武《电气电子教学学报》,2007年第29卷第2期
   传统的STUMPS测试方法,存在测试时间长和故障覆盖率不够高的缺点.为减少测试时间,采用Test-Per-Clock方式和向量压缩的方法处理待测电路CUT;减少了测试时间;用随机测试模式加存储测试模式,来提高故障覆盖率.经ISCAS'85标准测试电路验证,新方案取得了令人满意的结果.    

13.  伪单输入跳变测试序列的测试生成器设计  
   陈卫兵  汤兰《沈阳工业大学学报》,2008年第30卷第1期
   为降低内建自测试电路中的功耗,在分析内建自测试低功耗设计一般方法的基础上,从提高测试向量之间相关性的角度出发,提出了一种在不损失固定型故障覆盖率前提下降低测试功耗的BIST测试生成器设计方案.该方案在原始线性反馈移位寄存器的基础上添加了简单的控制逻辑电路,从而得到一种新的伪单输入跳变测试序列,并且在基准电路上进行了实验.实验结果表明,该设计方案在降低功耗的同时可使测试的时间大大缩短.    

14.  进位保留阵列乘法器的一种内建自测试  
   杨德才  陈光《电子科技大学学报(自然科学版)》,2007年第36卷第4期
   对进位保留阵列乘法器提出了一种内建自测试方案.设计实现了采用累加器生成测试序列和压缩响应,并提出了一种改进的测试向量生成方法.分析与实验结果表明,该方案能实现非冗余固定型故障的完全覆盖.由于乘法器在数据通路中常伴有累加器,该方案通过对已有累加器的复用,作为测试序列生成和响应压缩,减少了硬件占用和系统性能占用,同时具有测试向量少、故障覆盖率高的特点.    

15.  基于动态覆盖率提高门槛值的种子计算方法  
   谈恩民  钱文武  刘建军《微电子学与计算机》,2008年第25卷第8期
   为了向可重复播种的LFSR结构提供种子,提出一种基于动态覆盖率提高门槛值(Dynamic Coverage Im-provement Threshold,DCIT)的种子计算方法.使用该方法计算得到的种子进行重复播种,能够截断对提高故障覆盖率效率低的测试码序列.每个种子可以得到长度固定的伪随机测试序列.以ISCAS85基准电路实验结果表明,该方案能够在不降低故障覆盖率的前提下,减少测试矢量长度、缩短测试时间和降低测试功耗.    

16.  基于March C-算法的SRAM BIST电路的设计  
   须自明  苏彦鹏  于宗光《半导体技术》,2007年第32卷第3期
   针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计.实验证明,该算法的BIST实现能大幅提高故障覆盖率.    

17.  一种选择折叠计数状态转移的BIST方案  被引次数:4
   梁华国  方祥圣  蒋翠云  欧阳一鸣  易茂祥《计算机研究与发展》,2006年第43卷第2期
   提出了一种选择折叠计数状态转移的BIST方案。它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等.既解决了测试集的压缩,又克服了不同种子所生成的测试模式之间的重叠、冗余.实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间,平均测试应用时间仅仅是类似方案的4%.    

18.  基于内建自测试的测试向量生成方法  
   魏淑华  禚永《广东电脑与电讯》,2014年第6期
   内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。    

19.  一种采用单双跳变的低功耗确定性BIST方案  
   张建伟  丁秋红  周彬  滕飞  马万里  王政操  陈晓明  李志远《哈尔滨工业大学学报》,2016年第48卷第11期
   为实现低功耗和高故障覆盖率,基于单跳变测试技术和2-bit扭环计数器,提出一种新型的单双跳变的确定性测试向量产生器. 首先,与一般的确定性测试方案直接存储确定性种子不同,利用ROM存储控制信号并通过单双跳变生成确定性种子和确定性测试向量,这样控制信号的长度约为确定性种子的1/2,有利于降低功耗并节约存储空间. 其次,2-bit减法计数器合理地过滤了冗余向量,大大缩短了测试时间并降低总体能耗. 最后,为了适应不同的测试需求,还设计了相应的测试向量压缩算法和三种x指定算法. 实验结果表明,平均功耗分别降低了42.36%、32.32%、38.94%,测试长度分别减少了77.6%、86.1%、84.3%,测试数据分别压缩了79.4%、65.2%、68.1%.    

20.  基于折叠集合的确定模式BIST的低功耗设计  
   谈恩民  梁晓琳  刘建军《计算机系统应用》,2008年第17卷第5期
   提出了一种确定模式BIST的低功耗设计方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试矢量之间实现单跳变。由于是在确定测试矢量基础上进行的研究,而没有改变原来的测试矢量,因而故障覆盖率不会改变,这样既保证了高故障覆盖率又解决不同种子所生成的测试模式之间的重叠、冗余。研究结果表明该方案不仅具有很好的数据压缩率,而且证明了该方案的有效性。    

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