深亚微米集成电路静态功耗的优化

随着工艺的发展,器件阈值电压的降低,导致静态功耗呈指数形式增长。进入深亚微米工艺后,静态功耗开始和动态功耗相抗衡,已成为低功耗设计一个不可忽视的因素。针对近年来提出的各种降低静态功耗的设计方法,本文进行了总结。对源极反偏法、双阈值法、变阈值法、多阈值法的原理和应用进行了分析和说明,并通过对各种方法的优缺点进行比较,旨在为集成电路设计人员提供减小静态功耗方面的设计思路和努力方向。     

深亚微米集成电路静态功耗的优化

随着工艺的发展,器件阈值电压的降低,导致静态功耗呈指数形式增长.进入深亚微米工艺后,静态功耗开始和动态功耗相抗衡,已成为低功耗设计一个不可忽视的因素.针对近年来提出的各种降低静态功耗的设计方法,本文进行了总结.对源极反偏法、双阈值法、变阈值法、多阈值法的原理和应用进行了分析和说明,并通过对各种方法的优缺点进行比较,旨在为集成电路设计人员提供减小静态功耗方面的设计思路和努力方向.     

CMOS电路功耗电流构成及测试方法

该文介绍了CMOS器件功耗电流由三部分构成，扼要叙述了形成静态电流、动态电流以及附加静态电流的机理；举例介绍了附加静态电流的计算方法，对于如何利用大规模集成电路测试系统去测量三种电流也作了相应说明。文章还具体介绍了通过测试CMOS静态功耗电流，发现其内部缺陷，将早期失效的电路筛选出来，以提高整机可靠性。     

CMOS电路动静态功耗协同分析

文章在分析了现有功耗模型后，给出了一种动态功耗和静态功耗协同分析方法，定义了均方率（VER）和最大偏移率（MSR）两个基本参数，它们和均值与方差一起，用来描述复杂的功耗行为，给低功耗设计提供了更多有用信息。基于ISCAS85、ISCAS89和ITC99电路集的实验表明，该文提出的方法和相关参数对低功耗设计和热量耗散是非常有价值的。     

CMOS电路最大功耗宏模型

参照已有的平均功耗宏模型研究成果,将电路最大功耗假设为输入向量对序列长度与跳变率的函数,并采用神经元网络拟合出该函数．ISCAS85电路集的实验结果表明,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以控制在10％以内．     

双积分CMOS图像传感器时序控制电路研究

用简单的模拟电路实现双积分技术可以大幅地提高CMOS图像传感器的动态范围.采用列共用采样保持电路的双积分电路和一次采样技术像素相同,仅增加了面积很小的处理电路,在分析该结构工作原理的基础上,提出了高效的时序控制方法.该算法优化了长积分、短积分和信号处理的时序分配,获得了较高的帧频.该算法用可综合的Verilog语言实现,功能仿真和FPGA验证,结果证明了可行性.     

一种低电压亚阈值CMOS基准电路的设计

利用负反馈技术设计了一款基于CMOS亚阈值MOS器件的低压高性能CMOS基准源电路。基于SMIC 0.18μm标准CMOS工艺,Cadence Spectre仿真结果表明：所设计的基准电路能在0.8V电压下稳定工作,输出380.4mV的基准电压;在1kHz频率范围内,电源噪声抑制比为-56.5dB;在5℃到140℃范围内,温度系数6.25ppm/℃。     

CMOS电路电流测试综述

集成电路设计与测试是当今计算机技术研究的主要问题之一。ＣＭＯＳ电路的静态电流（ＩＤＤＱ）测试方法自８０年代提出以来,已被工业界采用,作为高可靠芯片的测试手段。近年来,动态电流（ＩＤＤＴ）测试方法正在研究中。现在正面临一些亟待解决的问题,希望闫家的参与。文中对ＣＭＯＳ电路电流测试方法作一综述。     

CMOS电路瞬态电流测试方法研究

集成电路设计与测试是当今计算机技术研究的主要问题之一。集成电路测试技术是生产高性能集成电路和提高集成电路成品率的关键。基于固定型故障模型的测试方法已不能满足高性能集成电路,尤其是对CMOS电路的测试要求。CMOS电路的瞬态电流(IDDT)测试方法自80年代提出以来,已被工业界采用,作为高可靠芯片的测试手段。     

一种双采样电路在CMOS图像传感器中的应用

介绍一种能改进其成像效果的CDS双采样电路,并通过Cadence仿真软件模拟其工作过程,验证功能电路的正确性.该方案较之传统的双采样电路结构简单,容易实现,能有效避免电路失配引入的噪声.     

Design of Multivalued Circuits Based on an Algebra for Current-Mode CMOS Multivalued Circuits

1IntroductionIntraditionalPostalgebra,amultivaluedfUnctionisexpressedbyusingMIN,MAXandLiteraloperations.SincetheMAXoperationhasmuchmorecomplicatedrea.lizationthansumoperationincurrellt-modeCMOSmultivaluedcircuit8,thePostalgebracannotefficielitlyguidethedesignofcurrent-modeCMOSmultivaluedcircuits.Inthepastfewy6arsanumberofcurrent-modeCMoSmultivaluedcircuitshavebeenpresented[1'2]andseveraldesignmethodshavebeenproposed-Amongthemthedesignmathodsbasedonacost-tableapproachandongraPhicdecom…     

CMOS电路晶体管级功耗优化方法

随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具有比逻辑门级方法更强的静态功耗优化能力,因此针对高静态功耗的纳米工艺芯片,开展晶体管级优化方法的研究具有非常重要的意义.基于晶体管级VLSI模拟器,提出了一种新的晶体管级优化方法用于进一步降低静态功耗,它由两个算法步骤构成：先用聚团策略(clustering)在逻辑门空间来提高优化算法的效率,再用粒度较小的晶体管空间优化算法来提高功耗的优化效果.实验证明所提方法具有以下优点：1) 该方法适用范围较广,可以分析和优化各种电路.这些电路中,每个晶体管都可以有不同的阈值电压V\\-\\{T0\\}、沟道宽度W和沟道长度L. 2) 该方法的功耗优化效果较好.在晶体管级W+V\\-\\{T0\\}+L的功耗优化实验中,该方法在不降低动态功耗优化效果的前提(动态功耗平均仅增加0.02%)下,在合理的运行时间(优化C7552仅用856.4s)内,在晶体管级对逻辑门级优化结果进行进一步优化,使静态功耗得到进一步降低,平均降低22.85%,最大降低43%.     

Phototransistors for CMOS Optoelectronic Integrated Circuits

Integrated pnp phototransistors (PT) built in 0.6 μm OPTO ASIC CMOS are presented. The production starts with a low doped epitaxial wafer as bulk material. This work presents several different types of phototransistors due to the realization of base and emitter areas. The different types are optimized for different goals, e.g. responsivity or bandwidth. Responsivities up to 76 A/W, 35 A/W for DC light at 675 nm and 850 nm, respectively, as well as 37.2 A/W for modulated light at 300 kHz and 850 nm wavelength were achieved. On the other hand bandwidths up to 14 MHz with lower responsivity were achieved with different design of base and emitter area. Due to the fact that the used process is a production silicon CMOS technology, cheap integration of an integrated optoelectronic circuit is possible. Possible applications are low cost, highly sensitive optical receivers, optical sensors, systems-on-a-chip for optical distance measurement or combined to an array even a 3D camera.     

一种新的CMOS组合电路最大功耗快速模拟方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗做出精确的估计非常重要。由于在实际电路中存在的时间延迟,而考虑延时的电路功耗模型计算量较大,因此用模拟方法求取电路最大功耗非常耗时。为了在尽可能短的时间内对VLSI电路的最大功耗做出较为可信的估计,首次提出了二阶段模拟加速方法。对ISCAS85电路集的实验结果表明,这种估计方法具有最大功耗估计值准确和加速明显的优点。     

用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法：理论与实践

过大的平均功耗使芯片产生较多的热量,降低芯片的可靠性及性能,严重时会损坏芯片,因此有效地对电路平均功耗做出精确的估计非常重要。由于实际电路存在时间延迟,而考虑延时的电路功耗模型计算量较大,用模拟方法求取电路平均功耗非常耗时。为了在较短的时间内对VLSI电路的平均功耗做出较为可信的估计,该文提出了一套电路功耗分析理论,并由此给出了一种用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法,ISCAS85及ISCAS89电路集的实验结果表明这种估计方法具有平均功耗估计值准确和加速明显的优点。     

面向功耗优化的CMOL电路容错映射

针对CMOS/纳米线/分子混合(CMOL)电路的缺陷导致电路功耗增加这一问题,提出基于单元限用的容错映射方法.首先建立缺陷对的功耗模型,分析常连缺陷对的映射模式对功耗的影响;然后通过高功耗单元的限用与功耗约束的设置,以减少高成本映射模式带来的功耗开销;最后采用改进的遗传算法完成电路容错映射.ISCAS标准测试电路的实验...