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全数字延时锁定环在现代超大规模系统芯片中具有极其重要的作用,被广泛地用于解决系统时钟的产生和分布问题,因此详细分析其研究进展具有一定的理论意义和实际应用价值.首先在分析延时锁定环工作原理的基础上,阐明了全数字延时锁定环相对于全模拟和混合信号延时锁定环具有的优点.其次详细阐述了全数字延时锁定环的发展过程、研究现状和存在的问题,尤其在指出传统逐次逼近寄存器延时锁定环存在谐波锁定、锁定时间没有达到理论值和死锁三个问题的基础上,对各种改进型逐次逼近寄存器延时锁定环的性能进行了对比分析.最后对全数字延时锁定环的未来发展趋势进行了展望. 相似文献
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介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环(DLL)。该DLL可集成性和工艺兼容性好,可以减少DLL的设计时间和设计复杂度,非常适合系统级芯片使用。该设计采用0.18um CMOS数字工艺实现最终版图,工作频率范围达到200MHz至400MHz,无谐波锁定出错,且闭环特性可以跟踪工艺、电压、温度(PVT)变化。仿真结果表明该设计能够产生DDR SDRAM控制器规范所要求的一段固定延时(tSD)来保证DDR SDRAM控制器正确捕获存储器输出数据(DQ)。 相似文献
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数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DLL在工作频率范围内支持0°~360°相移,从复位到稳定的时间为2 688个参考时钟周期。在0.35μm SMIC digital CMOS工艺模型下,鉴相精度达到200ps,工作频率范围在23MHz ~ 200MHz。该电路还具有可编程特性。 相似文献
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产业信息 总被引:1,自引:0,他引:1
《单片机与嵌入式系统应用》2003,(6)
提供双极性模拟输入的16位、单 电源供电ADC MAX1177是一款16位低功耗、逐次逼近型模/数转换器(ADC),具有自动断电、工厂预置内部时钟和一个字节宽度的并行接口。该款ADC采用单电源:+4.75V~+5.25V供电,并具有独立的数字电源输入、可直接与+2.7V~+5.25V的逻辑电路接口。MAX1177允许模拟输入电压范围为0~ 相似文献
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全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下,单级反相器的最小延时已经达到10ps以内,大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计,最高频率可达到2.4GHz,抖动性能达到ps级别。 相似文献
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数控振荡器是全数字锁相环的关键部件,为其提供高频输出时钟。数控振荡器的性能直接影响全数字锁相环的频率范围和抖动性能。提出了一种基于全数字标准单元库设计的数控振荡器,该结构采用粗调、中调和精调级联的调节机制,实现了0.5GHz~2.6GHz的高频率范围和0.8 ps的高调节精度。在先进工艺下实现了该数控振荡器设计,并基于此数控振荡器完成了全数字锁相环的系统设计,系统抖动小于2 ps,功耗10 mW。 相似文献
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设计了一种基于源级耦合结构的正交二分频电路,由两个完全相同的源级耦合D触发器级联构成,交替工作于触发和锁存模式。对传统的源级耦合结构做了适当改进,采用动态负载,通过对PMOS管的开:是控制很好地解决了电路工作速度和输出摆幅间的矛盾;且时钟开关PMOS和NMOS采用不同直流偏置,便于低电源电压下直流工作点的选取。采用TSMC 0.18μmRFCMOS工艺进行仿真验证。实验结果表明,分频器在1.92GHz愉入时钟频率下能正常实现正交二分频,有较宽的锁定范围,且在3V电源电压下功耗仅为1.15mW。 相似文献
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基于0.13μm CMOS工艺,设计了一种采样率达到1 MS/s的10位逐次逼近模数转换器,其中逐次逼近数字控制逻辑采用全定制的方法,减小了数字单元的面积和功耗;比较器中的预放大器分别采用了二极管连接和开关管复位的方式将各级运放的输出短接,加快比较速度,最后一级锁存器采用改进的两级动态锁存器,进一步提升比较速度的同时降低了失调误差。实验结果表明,1.2 V电源电压下,所设计的ADC采样率达到1 MS/s,输入信号频率为12.5 kHz时,测得的输出信号信噪比为54.47 dB,SFDR为45.18 dB。 相似文献
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一种基于DSP和采样ADC的数字锁定放大器 总被引:6,自引:0,他引:6
探讨了用DSP(数字信号处理器)和采样ADC(模数转换器)实现数字锁定放大器的一种方法。在整数个周期内对被测信号进行采样得到信号序列,由数字运算得到参考序列,通过计算信号序列和参考序列的互相关函数就可实现数字相敏检测。文中还对数字相敏检测的频率的频率特性进行了分析。最后,给出了实际设计的数字锁定放大器,它的工作频率范围是10Hz~30kHz,实验结果表明,可以用它来测量低信噪比的信号。 相似文献
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随着集群存储系统的规模越来越大,在一些系统搭建中出现分级存储的需求.目前集群文件系统的分布式锁管理器对于分级存储管理的数据迁移时,可能无法保证数据的一致性.参考传统分级存储系统的设计中,这里提出了集群文件系统布局锁的概念,通过布局锁来维护文件迁移时数据的一致性.通过分析目前的分布式锁机制在应用于集群文件系统分级功能时的不足,针对性地阐述了适用于集群文件系统分级存储的分布式布局锁,并对分布式布局锁的实现进行了分析. 相似文献
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针对现有系统对谐波检测实时性差和精度低的问题,介绍一种基于傅立叶变换和FPGA硬件实现的谐波检测方法.分析了谐波检测中影响测量精度的关键因素,采用数字锁相环来同步被测信号,以减小由非同步采样所产生的误差.基-4FFT 处理器的硬件设计采用全并行的乘法运算单元结构和并行的存储分配方法,最大限度地提高谐波检测的速度.数字锁相环和基-4 FFT 算法用VHDL语言设计实现,并用MAX plus Ⅱ软件进行仿真,仿真结果表明,所设计的数字锁相环可以很好地跟踪被测信号,在180ms时,误差仅为0.01Hz,很好地消除了非同步采样所引起的测量误差;采用所设计的基-4FFT运算器对给定的谐波数据进行运算,得到的谐波幅值和相位误差小于0.05%,运算时间仅为8μs. 相似文献
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在物联网环境下,智能车位锁使用传统的唤醒控制方法存在着唤醒效率低下的问题。为了解决上述问题,提出智能车位锁的感应式唤醒控制方法。引入感应式控制器,从发送端和接收端两个方面,对低频唤醒电路进行设计;根据智能车位锁的休眠参数来监测车位锁的工作状态,结合车辆的识别结果,判断车位锁对应的车位是否存在异常情况。当检测车位存在异常时,启动车位锁设备唤醒控制,并执行异常报警程序。通过仿真发现,相比传统的唤醒控制方法,感应式控制方法每一次唤醒能够节省12.25μA的功率消耗,同时能够缩短0.27秒的延迟时间,因此证明智能车位锁感应式唤醒控制方法具有更高的控制效率。 相似文献
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基于Key值更新随机Hash锁的RFID隐私保护研究 总被引:1,自引:0,他引:1
在当前已有基于Hash函数增强RFID安全性的方法基础上,利用基于挑战-响应方式互相认证协议最小形式,针对已有的Key值更新随机Hash锁泄漏位置隐私的安全威胁,提出了一种改进的RFID互相认证方法。该方法弥补了已有研究的不足,对标签的响应增加了随机性,可以更好地应对位置隐私泄漏的威胁。 相似文献
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宦昱 《自动化与仪器仪表》2021,(2):42-45
卫星导航接收机载波跟踪环路通常采用锁频环(FLL)辅助锁相环(PLL)的方式,传统FLL辅助PLL载波跟踪环路中,FLL与PLL同时工作,载波环无法根据载体动态进行调整,充分发挥出FLL与PLL的优势,因此,提出一种基于模糊控制的FLL辅助PLL(FAFPLL)载波跟踪环路结构,其关键是对PLL和FLL的环路增益进行调节,并通过仿真实验验证其在高动态环境下优越的跟踪性能。 相似文献