一款可综合全数字锁相环设计与分析

全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下,单级反相器的最小延时已经达到10ps以内,大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计,最高频率可达到2.4GHz,抖动性能达到ps级别。     

面向全数字锁相环应用的时间数字转换器

时间数字转换器TDC是全数字锁相环ADPLL相位捕获的重要部件。以TDC分辨率的提升为主线,讨论了计数器型、门延迟和亚门延迟型三类全数字TDC的基本结构,从提高分辨率、增加动态范围、减小非线性误差等技术点对比阐述各自的优势,并对TDC技术在全数字锁相环中的应用前景以及未来研究重点进行了简要分析。     

基于CPLD的高精度全数字锁相环

针对由电力系统工频信号频率波动导致的不能同步采样从而影响电参量测量精度的问题,提出以74HC297为核心设计高精度的全数字锁相环(ADPLL)电路,实现精密跟踪锁定待测信号频率和相位,并在CPLD中实现.本文推导ADPLL在频率跳变时的锁定时间表达式,分析影响锁定速度和精度的相关因素.给出实验波形和数据,实验结果表明,该ADPLL的锁定精度至少达到0.000 2 Hz以上.     

基于FPGA的高精度全数字锁相环IP核设计

全数字锁相环(ADPLL)在数字领域中得到广泛的应用;针对目前锁相环功能单一、设计不灵活和设计效率低等缺点,利用硬件描述语言设计了一个高精度全数字锁相环IP核,锁相环IP的中心频率和带宽均可任意编程设置,利用了Quartus II8.0中的嵌入式逻辑分析仪进行了验证;验证结果表明,该IP核运行稳定,锁相精度高,具有一定的实用性和推广价值.     

高精度时间数字转换器的研究

根据一种时间数字转换器的结构和性能,提出了组成全数字锁相环重要模块——时间数字转换器的设计方法。首先,设计出TDC模块的电路构成;其次,采用千分尺算法对电路信号进行设计和较正;最后,通过PSPICE仿真环境对电路图的设计,测出TDC的精确度,测得在CMOS环境下时间延迟的线性趋势。实验结果表明,与已有的时间数字转换器相比,该千分尺算法应用于TDC模块的设计,可以使时间数字转换器的性能有较大提高。     

实现SDH E1支路输出口全数字锁相环的新方法

提出了一种特殊的计数器,并基于此建立起新型的、具有极窄带宽的全数字锁相环电路,该电路用于SDH系统中E1支路信号时钟的恢复。通过建立相位传递数学模型,分析了该锁相环的性能指标。硬件实验验证了理论分析结论,实测所得的输出抖动满足ITU-T相关建议的要求。     

基于CPLD的低频信号全数字锁相环设计

本文在分析商用全数字锁相环的常用技术和低频信号的特点后,提出一种适用于低频信号的基于CPLD的锁相环实现方法.     

SDH设备时钟中的数字锁相环设计

提出了一种新的用于实现SDH设备时钟的数字锁相环,采用时数转换器来实现数字锁相环中的鉴相器;该时数转换器的时间测量精度达到200 ps,因而极大地改进了鉴相器的鉴相精度;改进后的数字锁相环具有很好的频率稳定度和相位特性,对时钟源有很好的跟踪能力,且能实现时钟源的平滑切换,完全满足了ITU-T G.813规范要求。     

一种改进的全数字锁相环设计

本文在介绍了经典全数字锁相环(all digital PLL,ADPLL)的基础上,提出了具有捕获锁定未知输入信号频率功能的ADPLL,使用方便,应用广泛.本文详尽的描述了系统的工作原理和关键部件的设计,通过计算机进行了仿真验证,并在可编程逻辑器件(FPGA)中予以实现.     

一种改进的全数字锁相环设计

本文在介绍了经典全数字锁相环(all digital PLL,AD-PLL)的基础上,提出了具有捕获锁定未知输入信号频率功能的ADPLL,使用方便,应用广泛。本文详尽的描述了系统的工作原理和关键部件的设计,通过计算机进行了仿真验证,并在可编程逻辑器件(FPGA)中予以实现。     

全数字锁相环实现的自适应低通滤波电路

提出了一种新的基于全数字锁相环的自适应低通滤波系统的结构和实现方法。输入信号经整形后产生方波信号,方波信号经FPGA实现的全数字锁相环锁相同步倍频后,再将同步倍频信号输入到开关电容滤波器MAX295的时钟输入端,通过该时钟信号来控制滤波器的截止频率,从而实现滤波器频率的自动跟踪。介绍了系统设计原理,详细分析了FPGA实现全数字锁相环和锁相倍频的设计方法。通过实验验证了该系统的可行性和有效性,能够实现1 kHz至50 kHz的频率自跟踪倍频和滤波。     

A novel high-performance holistic descriptor for face retrieval

Pattern Analysis and Applications - Texture extraction-based classification has become the facto methodology applied in face recognition. Haralick feature extraction from gray-level co-occurrence...     

A high-performance application data environment for large-scale scientific computations

Effective high-level data management is becoming an important issue with more and more scientific applications manipulating huge amounts of secondary-storage and tertiary-storage data using parallel processors. A major problem facing the current solutions to this data management problem is that these solutions either require a deep understanding of specific data storage architectures and file layouts to obtain the best performance (as in high-performance storage management systems and parallel file systems), or they sacrifice significant performance in exchange for ease-of-use and portability (as in traditional database management systems). We discuss the design, implementation, and evaluation of a novel application development environment for scientific computations. This environment includes a number of components that make it easy for the programmers to code and run their applications without much programming effort and, at the same time, to harness the available computational and storage power on parallel architectures.     

Design of novel,semi-transparent flip-flops (STFF) for high speed and low power application

This paper presents a novel,semi-transparent structure to implement single-edge and dual-edge triggered flip-flops.These two novel flip-flops can achieve high speed and low power due to their short data paths and fewer redundant transitions.Simulation results show that the proposed semi-transparent flip-flop and dual-edge triggered semi-transparent flip-flop perform best compared with conventional flip-flops.STFF reduces the power-delay-product 33.1% compared with Antonio’s sense amplifier based flip-flop.DSTFF improves the PDP 9.1% and 47.8% as compared with dual-edge triggered sense amplifier based flip-flop and high speed dual-edge triggered modified hybrid latch flip-flop respectively.     

Design of novel,semi-transparent flip-flops(STFF) for high speed and low power application

This paper presents a novel,semi-transparent structure to implement single-edge and dual-edge triggered flip-flops.These two novel flip-flops can achieve high speed and low power due to their short data paths and fewer redundant transitions.Simulation results show that the proposed semi-transparent flip-flop and dual-edge triggered semi-transparent flip-flop perform best compared with conventional flip-flops.STFF reduces the power-delay-product 33.1% compared with Antonio’s sense amplifier based flip-flop.DSTFF improves the PDP 9.1% and 47.8% as compared with dual-edge triggered sense amplifier based flip-flop and high speed dual-edge triggered modified hybrid latch flip-flop respectively.     

面向SOC设计的混合验证方法及其应用

本文介绍一种基于断言的形式验证与仿真验证相结合的面向SOC的新的混合验证方法，并简要介绍其在数据完整性验证方面的应用实例。     

面向SOC设计的混合验证方法及其应用

本文介绍一种基于断言的形式验证与仿真验证相结合的面向SOC的新的混合验证方法,并简要介绍其在数据完整性验证方面的应用实例。