核心循环到粗粒度可重构体系结构的流水化映射

粗粒度可重构体系结构为数据密集型应用提供了灵活性和高效的解决方法,而应用中的核心循环消耗了程序的大量执行时间,满足核心循环在CGRAs上实现的性能/开销的严格约束仍旧是个重大难题.针对已有工作在研究映射核心循环到CGRAs上的不足,文中提出一种新颖的核心循环自动流水映射到粗粒度可重构体系结构上的方法.文中形式化了核心循环到CGRAs的流水映射问题,阐述了CGRAs的资源共享和流水方法,定义了其循环自流水CGRAs体系结构模板,并给出核心循环流水映射方法.实验结果表明,与已有的先进的方法相比,文中方法的资源占用率降低16.3%、吞吐量提高169.1%.     

粗粒度可重构阵列上的布局布线算法

开发粗粒度可重构阵列之上的映射工具是把应用算法正确有效地映射到可重构硬件上,并使算法在可重构硬件上正确高效运行的关键之所在。因此,我们设计并实现了映射工具。本文介绍了映射工具的设计和实现过程,并给出了实现中的关键技术--布局。最后,本文还就几个测试程序给出了映射工具的映射结果。测试结果证明,布局算法的结
结果正确且优化,映射工具的设计合理,功能无误。     

粗粒度可重构并行计算的面向对象仿真研究

通过对国内外可重构计算机体系结构的分析与研究,根据嵌入式多媒体信息处理计算量大、低功耗等特点,提出了一种面向嵌入式多媒体处理的可重构计算机体系结构模型并对该模型进行了宏体系结构仿真.仿真采用面向对象的设计思想,将可重构计算机中各种功能部件与软件实现中的对象直接对应,功能部件之间的关系用对象之间的关系来描述.最后通过对一组数字图像采用不同的处理算法进行仿真计算并得到预期正确效果,验证了该体系结构模型具有正确性.     

二维DCT在粗粒度可重构处理器上的实现

针对粗粒度可重构处理器的特点,提出一种二维离散余弦变换的设计方法,该方法在硬件资源受限的条件下,有效地挖掘了算法的并行性,结果证明算法在速度和资源利用率方面均达到了较好的状态,可满足实时图像编解码的要求。     

二维DCT在粗粒度可重构处理器上的实现

针对粗粒度可重构处理器的特点,提出一种二维离散余弦变换的设计方法,该方法在硬件资源受限的条件下,有效地挖掘了算法的并行性,结果证明算法在速度和资源利用率方面均达到了较好的状态,可满足实时图像编解码的要求.     

可重构计算的硬件结构

首先讨论了可重构计算的基本含义及特点，指出它的实质是突破了通用微处理仅时间维可变，ASIC空间维可变的限制，实现时间、空间两维可编程。其次，系统地综述了基于FPGA的可重构计算硬件结构的基本技术，重点讨论了逻辑单远的粒度及单元间互连的路由问题，最后给出了基于可重构计算的几个典型体系结构框架。     

粗粒度可重构SoC层次化配置存储器设计

配置信息的生成效率与质量直接影响着粗粒度可重构SoC结构的运行效果.传统的方法将配置信息作为一个整体存储器,每个处理单元在需要配置信息时都要从该存储器读取配置信息,运行效率低下且功耗较大.为降低配置信息生成方法的功耗,设计了一种低功耗层次式的配置信息存储器结构,将配置信息分为相互独立的操作配置信息和互连配置信息存储器两部分,实现了不同层次上的重构,最后根据上下文优化配置信息生成.实验结果表明:在运行性能不变的情况下,提出的配置信息生成方法功耗可以减少23.7%~32.6%.同时,由于操作和互连配置信息相分离,使得每次需要配置的存储器容量较小,在配置速度和性能上也有很大的优势.     

一种基于体系结构模板的粗粒度可重构SoC设计方法

针对传统的面向应用领域的多核SoC体系结构设计方法存在系统结构探索空间大、设计复杂度高等问题,提出了一种基于体系结构模板的粗粒度可重构SoC系统架构设计方法。该设计方法以体系结构设计为中心,体系结构模板可重用、参数可配置,从而缩小了体系结构设计探索空间,提高了体系结构设计效率,降低了应用程序编译器开发复杂性。最后,以密码处理领域为例,将模板参数实例化,构建了一个面向密码处理领域的多核可重构指令集处理器SoC系统(Multi-RISP SoC)。实验结果表明,MultiRISP SoC系统与几个典型可重构平台在性能上相当,但系统构建更为快速高效。     

可重构硬件操作系统技术

为了充分发挥可重构计算的高性能和可编程能力,需要将可重构资源和硬件任务纳入到操作系统管理范畴.因此面向可重构计算的操作系统技术—可重构硬件操作系统技术成为一个新的研究热点.本文在简要介绍可重构计算系统体系结构的基础上,详细介绍了国内外的研究现状.最后,结合可重构计算系统的特点,阐述了可重构硬件操作系统的关键技术.     

可重构制造系统的可重构控制器

可重构控制器是可重构制造系统的重要组成部分之一。该文提出了可重构控制器的体系结构。分析了实现可重构制造系统的可重构控制的方法。仿真研究表明可重构控制是实现可重构制造系统控制系统可重构的有效方法。     

A Flexible and Energy-Efficient Coarse-Grained Reconfigurable Architecture for Mobile Systems

Two of the most important design issues for next generation handheld devices are wireless networking and the processing of multimedia content. Both applications rely heavily on computationally intensive digital signal processing algorithms. Programmable architectures that keep pace with the increasing performance requirements become more and more power hungry. This is problematic for a battery powered mobile device, since it has only a limited amount of energy available. Conversely, dedicated architectures are too inflexible to keep pace with changing standards and feature sets. A mobile device requires high-performance, flexibility and (energy-)efficiency. These contradicting requirements need to be balanced in the system architecture of a mobile device. In this paper a heterogeneous architecture of domain specific processing tiles is proposed. The focal point is the coarse-grained reconfigurable architecture of the Montium processing tile, which is designed to execute digital signal processing algorithms energy-efficiently.     

可重构计算硬件平台的改进设计

针对现有可重构计算硬件平台配置时间长、灵活性受限的缺陷,提出一种改进设计。基于支持二维重构区域的Virtex-4现场可编程门阵列(FPGA)芯片,使重构模块放置更灵活、芯片面积利用率更高,通过将单片FPGA和外设集成在一块印刷电路板上,使系统的结构更紧凑,利用FPGA内嵌微处理器减轻通信和访存开销。调试结果表明,改进平台灵活性较高、功能和可扩展性更强。     

AES和Camellia算法的可重构硬件实现

AES算法和Camellia算法是应用最广泛的分组密码算法,其可重构性和高速实现具有重要的理论意义和实用价值。在对算法原理进行分析的基础上,研究AES和Camellia算法的可重构性,基于S盒变换,利用并行处理和重构技术,给出它们的可重构体系结构,并在此基础上高速实现了AES、Camellia算法。实验结果表明,采用该设计方案,算法实现速度快,电路资源开销小。     

面向CGRA循环流水映射的数据并行优化

数据密集型应用中的核心循环消耗了程序的大量执行时间.如何实现核心循环在粗粒度可重构体系结构(CGRA)上的有效映射仍是当前研究领域的难点.为了在CGRA上最大程度开发应用并行性,降低循环访存开销,提高硬件资源利用率,文中提出一种新颖的面向CGRA循环流水映射的数据并行优化方法.通过定义一种新的可重构计算模型TMGC2以实现对循环的多条数据流水线并行加速.为避免并行化执行带来的额外存储体冲突问题影响CGRA执行性能,为后续循环映射创造良好的数据条件,引入存储体消除策略对数据进行重组,并结合数据重用图实现数据并行优化.实验表明,采用文中方法对已有CGRA循环流水映射方法进行优化,可以提高37.2％的数据吞吐量及41.3％的资源利用率.     

可重构计算混合系统硬件的设计与实现

可重构计算系统中软硬件资源的管理缺乏统一的机制,资源不能被有效利用。为此,设计并实现一种硬件任务模型,为上层软件提供统一的硬件接口,使操作系统能够对软硬件任务进行统一管理,并给出硬件任务下载器的实现结构及工作流程。实验结果表明,该硬件任务模型的运行效率较高,硬件任务下载器能较大地提高硬件任务的下载速率。     

基于AES和DES算法的可重构S盒硬件实现

密码芯片的可重构性不仅可以提高安全性，而且可以提高芯片适应性．S盒是很多密码算法中的重要部件，其可重构性对密码芯片的可重构性有重大影响．文章在分析AES和DES算法中S盒硬件实现方法的基础上，利用硬件复用和重构的概念和相关技术，提出了一种可重构S盒（RC-S）结构及其实现方法．实验结果表明RC-S可用于AES算法和DES的硬件实现．基于RC-S的AES、DES密码模块规模分别是AES、DES模块的0．81／1．13，性能分别是DES／AES的0．79／0．94．     

关键循环到可重构阵列映射中的时序参数分析

通过定义算法关键循环到可重构阵列映射的建立时间、保持时间等核心时序参数,分析存储器带宽有限、算法数据流图拓扑不规则等实际问题,给出配置时序模型的优化算法,提出路径特征等参数的描述形式,为可重构自动编译提供新的处理方式。验证结果表明,在视频算法H.264关键循环deblocking的映射过程中,该优化映射方法使得性能在原有基础上提升43%。     

用于可重构硬件容错过程的辅助布线电路设计

目前可重构硬件的容错机制大多采用重新布局布线的方法,但是需要很长的重布线时间,难以满足工程应用的需要.为此,提出一种支持可重构单元阵列快速容错的辅助布线电路,该电路结构由二维的辅助布线模块构成,每个辅助布线模块可以读取并修改所在可重构单元的可编程开关配置数据.可重构单元阵列容错时,辅助布线电路代替外部软件执行故障线网的取消和线网重布线过程.以4位并行乘法器为例,证明了在系统容错时辅助布线电路可以有效地加速故障线网取消和重布线过程.