基于FPGA的矩阵式按键扫描的设计

该文介绍了一种基于FPGA的矩阵式按键扫描方案,实现了矩阵式键盘在FPGA时序逻辑的控制下自动完成按键的扫描、处理、编码等功能,按键结果的采集通过中断方式来获取,是一种电路设计简单,响应稳定、快速的方法。     

单片机中的按键处理方法

本文分析探讨了几种处理单片机按键的方法 ,并且对这几种方法的优缺点进行了对比,指出了它们合适的应用场合和使用中要注意的地方。     

按键开关的抖动与消除方法

按键开关是电子设备人一机交互的主要器件之一。由于机械式(非导电橡胶型)开关的核心部件为弹性金属簧片，因而不可避免地存在触点抖动(jitter)问题。这种抖动，轻者会造成电路的“连击”响应，严重的会导致设计的彻底失败。按键开关接口的典型的接线如图1所示，即低电平有效和高电平有效，本文采用的是低电平有效。     

单片机新型按键识别算法及应用

描述了利用时空转换法实现单片机系统中按键的处理,分析了该算法的工作原理、优缺点,以及处理按键抖动的独特方法,以及算法的C语言实现,并介绍了该算法在多任务系统的应用。     

FPGA中信号可靠性设计的方法研究

对FPGA程序设计中存在的信号抖动、相位差异以及在模块继承时不同时钟域引起的软件异常等可靠性设计问题,将目前常用的信号抖动抑制及判断方法进行了分析总结,提出了几种新的FPGA内部的信号处理方法;通过实验验证,这些方法对不同脉冲宽度、不同突发频率的随机干扰,能够进行有效抑制;通过合理降频、例化原语等方法优化软件设计,提高了FPGA输出信号的完整性和可靠性;在航天、航空和工业控制领域中,有效地解决了软件系统的可靠性问题,为建立可靠性高、运行稳定的软件系统创造了条件。     

AUTHORWARE模拟按键的程序设计与实现

Authorware作为以交互著称的多媒体集成平台,在构建计算机模拟训练系统中得到广泛应用。本文对模拟按键从功能的角度进行了分类,重点将复用键的程序设计进行了概略解析。     

基于嵌入式系统的按键接口设计技术研究

嵌入式系统（Embedded system）是指完全嵌入受控器件内部的一种专用的计算机系统。目前嵌入式系统被广泛应用于汽车、摄像机、以及收音机等产品中。然而嵌入式系统按键接口设计多种多样,本文对嵌入式系统的各种按键接口设计技术进行了深入的探讨,详细讨论了数字式按键接口设计技术以及模拟式按键接口设计技术的特点;对按键的反弹和消抖问题进行了深入的探讨。     

基于FPGA的HS400模式eMMC控制器设计与实现

介绍了eMMC及其在HS400高速数据传输模式下的工作原理,提出了一种eMMC控制器的设计方案。实现了200 MHz工作频率下,使用DDR传输模式进行数据传输的eMMC控制器,并通过CRC校验模块实现对传输数据的CRC校验,增强了系统的可靠性。实验平台采用母板/子板总体架构,在Xilinx Zynq 7000 FPGA开发板Zedboard上实现eMMC控制器,通过FMC接口与eMMC芯片子板进行通信传输。仿真及板级测试表明, HS400模式下数据读写 的传输速率最高可达400 MB/s,能够在实际的eMMC开发中有效提高eMMC设备的访问性能。     

基于FPGA的SDTV-HDTV转换的研究与设计

一种采用Altera Cyclone Ⅲ FPGA将标准清晰度电视(SDTV)转换成高清晰度电视(HDTV)的方法。用图像插值技术,充分利用了原始图像,实现视频格式水平方向上行内像素点的增加及垂直方向上行数的提升,满足高清晰度电视格式的标准输出。整个上变换模块的复杂度低,易于硬件实现,完成了专用格式转换芯片的功能,在工程应用中有利于提高系统的集成度和灵活性。     

用设计约束实现FPGA性能的最优化

除了硬件描述语言本身的功能之外,设计约束是影响FPGA性能的重要因素。合理的设计约束能帮助设计者在设计流程的各个相应阶段通过优化来满足设计目标。本文以莱迪思公司的FPGA设计工具为例,论述如何用设计约束实现FPGA性能最优化。     

FPGA/CPLD同步设计若干问题浅析

针对FPGA／CPLD同步设计过程中一些容易被忽视的问题进行了研究，分析了问题产生的原因、对可靠性的影响，并给出了解决方案。     

FPGA based unified architecture for public key and private key cryptosystems

Recently, security in embedded system arises attentions because of modern electronic devices need cautiously either exchange or communicate with the sensitive data. Although security is classical research topic in worldwide communication, the researchers still face the problems of how to deal with these resource constraint devices and enhance the features of assurance and certification. Therefore, some computations of cryptographic algorithms are built on hardware platforms, such as field program gate arrays (FPGAs). The commonly used cryptographic algorithms for digital signature algorithm (DSA) are rivest-shamir-adleman (RSA) and elliptic curve cryptosystems (ECC) which based on the presumed difficulty of factoring large integers and the algebraic structure of elliptic curves over finite fields. Usually, RSA is computed over GF(p), and ECC is computed over GF(p) or GF(2 ^p ). Moreover, embedded applications need advance encryption standard (AES) algorithms to process encryption and decryption procedures. In order to reuse the hardware resources and meet the trade-off between area and performance, we proposed a new triple functional arithmetic unit for computing high radix RSA and ECC operations over GF(p) and GF(2 ^p ), which also can be extended to support AES operations. A new high radix signed digital (SD) adder has been proposed to eliminate the carry propagations over GF(p). The proposed unified design took up 28.7% less hardware resources than implementing RSA, ECC, and AES individually, and the experimental results show that our proposed architecture can achieve 141.8MHz using approximately 5.5k CLBs on Virtex-5 FPGA.     

一种密钥可配置的DES加密算法的FPGA实现

在传统的DES加密算法的基础上,提出一种对密钥实行动态管理的硬件设计方案,给出了其FPGA实现方法。通过对DES加密原理的分析,利用其子密钥的生成与核心算法相关性较弱的特点,对密钥进行重新配置。DES算法采用资源优先方案,在轮函数内部设置流水线架构,提高了整体处理速度;在FPGA上实现轮函数和密钥变换函数独立运算,减少了相邻流水线级间的逻辑复杂度,从而实现了DES算法在FPGA条件下的重构设计。最终通过对设计结果的功能仿真和测试分析,论证了整个设计的正确性。     

基于FPGA的星载计算机自检EDAC电路设计

为了消除空间环境中单粒子翻转(SEU)的影响,目前星载计算机中均对RAM存储单元采用检错纠错(EDAC)设计.随着FPGA在航天领域的广泛应用,FPCA已成为EDAC功能实现的最佳硬件手段.本文介绍了EDAC的编码和实现,提出一种功能完善的、具有自检、自纠错功能的EDAC电路设计,并采用仿真工具对该EDAC电路的功能进行了验证.     

基于FPGA的ECC算法高速实现

椭圆曲线密码体制(Elliptic Curve Cryptosystem,ECC)是目前已知的所有公钥密码体制中能提供最高比特强度(strength-per-bit)的一种公钥加密体制。研究椭圆曲线密码算法的芯片设计有较大的研究价值和实用价值。本文在深入研究椭圆曲线加解密理论基础上,使用Verilog硬件描述语言实现了一种ECC加密算法,具有高速低功耗的特点。     

基于FPGA的FFT处理器的研究与设计

本文利用频域抽取基四算法,运用灵活的硬件描述语言-Verilog HDL作为设计主体.设计并实现一套集成于FPGA内部的FFT处理器.FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度.该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合.     

基于FPGA的二-十进制转码器设计

针对二进制转十进制(BCD)转码器的FPGA实现目标,提出了一种高效、易于重构的转码器设计方案.并在FPGA开发板上成功地实现了该设计,验证结果表明,与使用中规模集成电路IP核(SN74185A)实现的7 bit、10 bit和12 bit的转码器相比,本设计可以分别节约28.5%、47.6%和49.6%的硬件实现代价(逻辑单元LEs);同时,电路的路径延迟也分别减少了0.7 ns、2.1 ns和8.9 ns.     

动态相位调整技术在FPGA中的设计与实现

提出一种基于FPGA的动态相位调整实现方案。在高速数据传输接口中,由于数据窗缩小以及传输路径不一致,造成数据和时钟信号在FPGA的接收端发生位偏移和字偏移。动态相位调整技术根据当前各数据线物理状态,对各信号线动态进行去偏移操作,克服了静态相位调整中参数不可再调的缺点,使接口不断适应外部环境的变化,从而保证数据的可靠传输。