基于总线访问的片上调试方法研究

支持片上在线调试是嵌入式SoC设计目标之一;现有的片上调试系统多基于扫描链技术,SoC系统的功能设计和调试设计必须同步,这种紧耦合的设计方法移植性差、通用性弱,与SoC系统IP复用的理念不符;基于此,提出了一种基于片上标准总线的SoC在线调试方法,该方法引入调试主设备的概念,复用片上总线传输实时调试数据,实现了对SOC外围IP的在线调试,同时通过引入调试支持单元和调试处理模块实现了对处理器主设备的总线访问调试;该方法适用于以标准总线结构互联的SOC系统,具有适用性广、调试功能丰富、调试接口多样、调试效率高等优点;该方法在以SPARC处理器为处理核心、AMBA总线为互联的SoC系统中进行了实现和在线调试验证,实验表明满足SoC的调试需求。     

基于wb_conmax的Wishbone二级总线设计与应用

SoC技术是嵌入式系统设计中重要的设计方法,而在SoC系统中如何将各种IP核互联在一起对嵌入式设计效率影响极大。对常见的片上总线进行比较后,选用OpenCores组织的Wishbone总线进行设计。提出了基于OpenCores组织发布维护的wb_conmax的Wishbone二级总线设计。通过对Wishbone总线的二级扩展,使得SoC系统能够更方便地集成多个IP,同时为低功耗要求的设计提出了功耗优化的策略。通过对基于AEMB的最小SoC系统在两种系统结构下的应用分析,验证了二级总线结构对于低功耗设计的可行性。     

AMBA片内总线结构的设计

对AMBA片内总线通讯协议进行简要介绍之后，采用Top-Down设计方法完成了AMBA片内总线结构所有控制部件的RTL级硬件建模，并通过逻辑综合、优化得到了门级电路网表。经验证，符合AMBA规范，频率达100MHz。     

一种基于PVCI的总线封装设计

为了实现IP与SOC中片上总线的快速、有效连接，可以采用为IP设计总线封装的方法。本文研究了一种基于PVCI标准的外设总线封装的设计方法，并设计成为IP软核，设计结果通过了RTL功能验证。     

SOC总线仲裁算法的研究

集成到SOC中的功能模块越来越多,对于共享总线的SOC系统,片上仲裁是使得各个模块有效运作的必要手段。本文论述了SOC仲裁的基本原理,首先从目前SOC系统中常用的仲裁算法入手,分析了这些算法的特点。同时,在单一仲裁算法的基础上,针对不同的复杂SOC系统,提出了几种多层仲裁算法,并分析了各自的特性。     

一种微控制器总线结构的设计

设计了一种适用于嵌入式微控制器系统的总线结构，并着重于从速度方面加以考虑，采用以下方案进行设计：（1）内部ALU的设计采用三总线结构；（2）内部系统总线采用并行单总线结构；（3）外部总线采用二总线结构；并对各总线结构给出了工作时序，对如何提高系统的工作速度也进行了探讨；经验证该总线是一种并行、同步的快速总线；采用该总线结构的高性能MCU内核，工作速度明显提高，系统工作稳定，能够满足嵌入式系统的需要。     

基于SOC工控系统的总线控制器设计

通过对工控PC104总线协议的分析,在一个SOC中设计了一个同步的总线控制器。基于面向航空领域应用中断响应速度快、低功耗、可靠性高的要求以及SOC系统的特点,对设计相关方面做出改进,主要包括对SOC片上外设数据通路的优化、SOC片上外设总线周期加速、关键信号去噪音处理、总线周期超时自结束。实验数据表明,改进后的设计,在启动操作系统时间速度比原来缩短了7.3%,功耗下降了17.1%。集成了该控制器的一款SOC芯片流片成功,实际运行系统可靠性高,中断响应速度加快了14%。     

一种基于总线控制器的SoC功耗分析方法

总线是观测数据流行为从而进行媒体处理SoC芯片系统级功耗分析的较佳研究对象。Wishbone总线具有简单、灵活、免费等特点，是具有较强竞争力的系统芯片总线(SoC Bus)标准之一。在媒体处理SoC芯片的Wishbone总线控制器中增加具有功耗分析功能的专用模块，可以在不改变正常集成电路EDA设计流程的情况下较好地完成系统层次的功耗分析任务，在低功耗设计中具有广泛的应用前景。     

AHB-Wishbone总线桥的设计与实现

为了实现SOC中集成在不同总线上的IP之间进行有效的通信,通过比较AHB总线和Wishbone总线的协议,本文提出了一种基于有限状态机的AHB-Wishbone总线桥的设计,并使用System Verilog语言实现。设计结果通过在ModelSim工具下的功能仿真,表明该总线桥符合片上总线转换的要求。     

嵌入式SRAM的低功耗优化及测试

为了降低SRAM的功耗,提出了一种优化的SRAM.对改变较快的输入端引入操作数隔离技术,对比较电路的多位数据进行总线数据分割;给较大的时钟网络增加门控时钟,引入多种电源控制模式并增加隔离逻辑;将SRAM64K×32分解为8个SRAM8K×32子块,由八选一逻辑通过各子块的片选信号相连,使得同时只有一个子块处于读写状态.将优化的SRAM64K×32应用到SOC中,并通过增加旁路逻辑来测试各部分功耗.该SOC经90nm CMOS工艺成功流片.测试结果表明,优化的SRAM64K×32 功耗降低了29.569%,面积仅增加了0.836%.