可复用SPI模块IP核的设计与验证

SoC 是超大规模集成电路的发展趋势和新世纪集成电路的主流[1]。其复杂性以及快速完成设计、降低成本等要求,决定了系统级芯片的设计必须采用 IP(Intellectual　Property) 复用的方法。本文介绍以可复用 IP 设计方法,设计串行外设接口 SPI(Serial　Peripheral　Interface) 模块 IP 核的思路,用 Verilog 语言实现,并经 FPGA 验证,通过 TSMC(台湾集成电路制造公司)的 0.25 μm工艺生产线流水实现, 完成预期功能。     

基于IP核技术的SoC设计

随着集成电路的发展,基于IP(Intellectual Property)核的设计方法成为片上系统设计的必然之选。IP核的建模不仅有助于重复使用而缩短设计周期,还能增强设计的安全保护。因此,迅速将知识产权(IP)硬化并建立精确的实现模型,是设计基于IP核技术的系统芯片(System onChip,SoC)的必要条件。     

面向工程的SoC技术及其挑战

系统集成芯片(SoC)是21世纪集成电路的发展方向，它以IP核复用技术、超深亚微米工艺技术和软硬件协同设计技术为支撑，是系统集成和微电子设计领域的一场革命。该文阐述了SoC的设计与验证、IP的开发与复用以及工程化SoC所面临的超深亚微米下的物理综合、软硬件协同设计、低功耗设计、可测性设计和可重用技术等方面的挑战。     

AMBA ASB总线系统主设备的设计

IC设计已经进入系统芯片（system on a chip，Soc）时代。片上总线作为SoC集成系统的互连结构，可以解决各个IP功能模块间的相互通信问题。AMBA总线由于其高性能和ARM处理器的广泛应用以及该总线协议的完全开放性，逐渐成为事实上的SoC总线标准。对现有的微处理器IP核按照AMBA ASB片上总线的协议进行改造，使其能够作为主设备方便的集成在SoC系统中，并使用FPGA验证了基于AMBA总线的系统集成的正确性。     

IP软核的测试技术研究

随着超大规模集成电路技术的不断发展,集成电路的集成度不断增加;片上系统(SOC)的规模越来越大,片上系统的设计就变得越来越复杂。开发IP核成为SOC的重要设计手段。同时,IP核的测试也对科研人员提出了新的挑战。本文重点描述了IP的测试技术,证明了文献[1]中给出的伪穷举法。并以可编程8255并行I/O接口芯片为例说明了使用伪穷举法进行了IP核校验的方法。     

一种基于FPGA的SoC设计

随着集成电路IC的快速发展,SoC整合了多种器件,已成为超大规模集成电路的发展趋势和新世纪集成电路的主流。由于其电路具有高复杂性,为了满足缩短开发周期和降低成本的要求,SoC的设计实现必须采用基于IP的设计方法。IP核的开发是SoC这种设计方法的关键和基础。该文主要以现在广为使用、功能强大的32位单片机为模型,介绍IP核的设计方法和流程,采用Verilog硬件描述语言,并用FPGA实现。     

十六位单片机IP研究与FPGA实现

随着集成电路IC的快速发展,SoC已成为超大规模集成电路的发展趋势和新世纪集成电路的主流。由于其电路具有高复杂性,为了满足缩短开发周期和降低成本的要求,SoC的设计实现必须采用基于IP复用的设计方法。IP核的开发是SoC这种设计方法的关键和基础。本文主要以现在广为使用、功能强大的十六位单片机为模型,介绍可复用IP核的设计方法和流程,采用Verilog硬件描述语言,并用FPGA实现。     

一种基于FPGA的SoC设计

随着集成电路IC的快速发展,SoC整合了多种器件,已成为超大规模集成电路的发展趋势和新世纪集成电路的主流。由于其电路具有高复杂性,为了满足缩短开发周期和降低成本的要求,SoC的设计实现必须采用基于IP的设计方法。IP核的开发是SoC这种设计方法的关键和基础。该文主要以现在广为使用、功能强大的32位单片机为模型,介绍IP核的设计方法和流程,采用Verilog硬件描述语言,并用FPGA实现。     

SOC设计中的核心技术

随着集成电路深亚微米设计技术、制造技术的迅速发展，集成电路已经进入片上系统（System on a Chip，简称SoC）时代。SoC设计技术是以IP（Intellectual Property）核复用为基础，以软硬件协同设计为主要设计方法的芯片设计技术，本文从IP核复用技术、软硬件协同设计技术两个方面探讨了SoC设计中的核心技术。     

基于开源架构的电力专用SoC芯片设计

对于现有软核处理器存在使用灵活性差、功耗高等问题，提出基于RISC-V架构的电力专用片上系统。采用RISC-V核作为标量处理器，按照系统功能设计、顶层结构设计、IP模块设计、功能仿真验证、综合布线、芯片制造等设计流程设计SoC芯片。实验结果证明，所提研究的SoC芯片仿真运行频率可达到100 MHz，且能灵活稳定运行，功耗较低，性能较高，能够对电力系统中的突发故障进行实时的监测和预警，可广泛应用于智能电网系统和智能家电的控制。     

单片系统(SoC)设计技术

集成电路技术在近10年里有了飞速的发展，加工工艺从0.5μm.0.6μm亚微米级工艺发展到0.25μm,0.18μm甚至0.1μm的深亚微米（DSM）和超深亚微米级工艺（VDSM），单芯片集成度大大提高，加上集成电路 设计的多年积累，单个芯片有能力实现现复杂系统，这就是单片系统（system on a chip)，在单芯片上实现复杂系统不是简单的将过去的设计在同一芯片上简单的集成，需要考虑许多新的技术问题，将介绍单片系统的设计特点以及涉及单片系统设计的关键技术，其中包括设计复用技术，使用IP核的注意事项以及端口标准化等问题，深亚微米设计的设计要点和难点：深亚微米电路的电学模型以及连线延迟计算方法和避免传输线效应的方法，同时还将介绍单片系统的测试技术和一些测试方案，物理综合概念和目前流行的能提供深亚微米设计能力的主流EDA工具。     

基于IP核复用的SoC设计技术探讨

以IP(IntellectualProperty)核复用为基础的SoC(SystemonaChip,简称SoC)设计是以软硬件协同设计为主要设计方法的芯片设计技术。本文从IP核复用技术、软硬件协同设计技术两个方面探讨了SoC设计中的关键技术。其中以OCP及Wishbone总线为例,总结了片上总线的特点及其接口技术,讨论了IP核复用技术的应用方法及优势;通过与传统的IC设计相比较,描述了软硬件协同设计的流程特征,并探讨了软硬件协同仿真技术,同时其发展趋势作了展望。     

面向SoC设计的网格PSE资源管理器与原型实现

集成电路技术的发展始终存在着两个主要矛盾：集成电路工艺加工能力的快速增长与设计生产力的矛盾，集成电路复杂度增加与设计时间紧缩的矛盾。文章从网格技术的角度，把SoC设计过程中不同的设计资源，包括IP核、EDA设计工具软件、代码、设计专家信息等，通过统一的资源管理机制实现对各种设计资源的管理，解决SoC设计对资源共享和协同的需要，提高SoC设计的整体效率。同时介绍了面向SoC设计网格问题求解环境下资源管理器的原型实现。     

AEMB软核处理器的SoC系统验证平台

随着SoC（Systemon Chip,片上系统）技术与IP复用技术的发展与应用,SoC平台与系统IP核的验证面临着越来越大的困难。本文以32位微处理器AEMB为核心,以Wishbone总线作为系统总线,构建了一个基本的SoC硬件平台;在CycloneIIFPGA上进行了实际验证,证明了硬件平台的正确性;并在该硬件平台上移植了μC/OS-Ⅱ实时操作系统,以方便在平台上的开发与应用。     

基于UML的SoC建模设计方法研究

随着集成电路制造工艺的发展,嵌入式计算机应用向着SoC的方向发展。为了适应制造工艺对SoC设计能力的要求,提高SoC的设计效率,成为了很紧迫的必要任务。采用统一的SoC系统级建模语言SystemC、软/硬件协同设计技术、基于IP核复用等技术的SoC设计流程,在一定程度上满足了SoC设计要求。在现有SoC设计流程基础上,结合UML的模型驱动框架（MDA）设计方法,在当前的SoC设计流程的系统需求规约描述、硬件实时反应式系统建模、软件模块设计实现中采用UML针对SoC的轻量型扩展特性,可以很大程度地改进提高SoC的设计流程效率。     

USB OTG IP核中AMBA总线接口的设计

AMBA总线接口是USB OTG IP核中用于与外部MCU进行数据通信的接口。在完成USB OTG IP核系统框架设计并充分分析AMBA总线规范的基础上,提出AMBA总线控制状态机的实现方法,完成AMBA总线接口的设计,通过基于Xilinx FPGA验证,仿真实验结果证明设计的正确性,可用于包含USB功能的SoC开发中。     

基于AMBA总线接口的以太网IP核

介绍了一款32位SoC芯片中基于AMBA AHB总线接口的以太网IP核的设计。目前该IP核已通过RTL级测试与FPGA验证。通过性能测试，表明该以太网IP核能满足许多实际应用的需求。由于其具有标准的总线接口，因此完全可以作为一个可重用的IP核。     

Foundries and the dawn of an open IP era

Independent intellectual property (IP) providers began emerging in the late 1990s. The growing complexity of SOC (system-on-a-chip) technology dramatically increases design loading and creates the need for verified third-party cores to simplify multifunctional chip designs. Chip foundry companies play a key role in providing the IP hard cores and expediting design migration to smaller geometries in silicon-verified IP cores. As a result, foundries stand at the focal point of an impending open IP era that will facilitate the virtual re-integration of such value-adding activities as system design, IC design, third-party IP and electronic design automation (EDA). By serving as a virtual re-integrator, chip foundries will reverse the fragmentation of the IC industry and form the keystone in an efficient value-creation network