用于微处理器功能测试的最小指令集测试法

本文介绍了一种比较简单而又具有较高故障覆盖率的微处理器测试方法──最小指令集测试法。它应用最小指令集的概念来测试微处理器的指令系统，对于最小指令集以内和以外的指令采用不同的测试方法，从而简化了指令系统的测试。此方法算法简单，易于实现，是一种较为可行的微处理器功能测试方法，已将其应用于TMS320C25的测试。     

RISC技术与体系结构

国外在计算机设计中广泛采用RISC(Reduced In Struction Set Computer—简化指令系统计算机)技术,使计算机体系结构设计演进到一个新的时期。RISC的中心思想是要求指令系统简化,尽量使用寄存器一寄存器操作的指令;指令操作在一个周期内完成;指令格式力求一致;提高编译的效率。RSIC技术对今后五年十年的计算机技术会产生很大的影响,它对于我国也是一个佳音。     

说明

《Z-80指令详解》对于Z-80的每一条指令作了详细的说明,并且绘制了指令操作过程的图解,在每一条指令的最后还给出了应用实例,以帮助读者对指令的理解,并加强记忆。第一部分——Z-80微处理器及其指令系统介绍,对于Z-80CPU的内部寄存器及指令系统、寻址方式均作了介绍,并把指令详解中有关的名词和术语作了说明,可以帮助你顺利地阅读指令详解。当你在编制应用程序时,可以查阅第16页的按指令功能分类的指令索引,而在阅读别人     

Z80 CPU的一批新指令

一、一批Z80新指令在研究Z80CPU指令系统的内部规律时,我们将原来的696条具体指令,按功能和字节数的不同进行了重新分类。根据信源码理论,Z80指令系统可分为非续长码指令和准非续长码指令。共有1788种机器码,可完成各种具体操作。但其中多数一直未公布和使用。我们通过实验证明,这些未公布的机器码也能完成一定的操作,它们是又一批应发表的新指令。这些新指令可分为以下五种。 1)数据传送指令:有8位立即寻址和变址寄存器寻址,共有8条,是对文献[1]中84条     

基于多扫描链的内建自测试技术中的测试向量生成

针对基于多扫描链的内建自测试技术,提出了一种测试向量生存方法。该方法用一个线性反馈移位寄存器（LFSR）作为伪随机测试向量生成器,同时给所有扫描链输入测试向量,并通过构造具有最小相关度的多扫描链克服扫描链间的相关性对故障覆盖率的影响。此外该方法经过模拟确定难测故障集,并针对这外难测故障集利用ATPG生成最小确定性测试向量集。最后丙依据得到的最小测试向量集来设计位改变逻辑电路,利用们改变逻辑电路控制改变扫描链上特定的值来实现对难测故障的检测,从而实现被测电路和故障完全检测。     

JVM指令系统特点和它对JAVA芯片设计的影响

分析了ＪＶＭ指令系统的三个特点：面向堆栈、面向对象，完全的虚拟性。在此基础上比较了ＪＶＭ指令系统。Ｒ４０００指令系统和ｉ４８６指令系统在指令格式和功能上的不同。接着，给出了一些关于ＪＶＭ指令频率的测试结果，最后，讨论了用硬件实现ＪＡＶＡ芯片的几个关键技术问题。     

MCS-48单片机的开发及其应用(续)

三、指令系统 8048的指令共96条,其中70％是单字节指令,执行一条指令约需1-3工作周期,历时仅2.5~(μS)—5~(μS)。全部指令中有: 累加器指令25条;标志指令6条;寄存器指令3条;定时/计数器指令7条;数据传送指令16条;I/O指令12条;转移指令19条;控制指令8条。     

RISC体系结构设计及其研究

RISC(精简指令系统计算机)设计思想是采用精简而有效的指令系统,尽量使用寄存器—寄存器操作,而且使指令格式规则化并力求一致。这样可简化处理机内部结构,从而使大部分指令能在单周期内执行。再配上优化的编译技术,可以在较少集成度的基础上研制出性能较高的32位微处理机。在目前我国VLSI技术水平较低的情况下,RISC技术具有重要的实际意义。本文讨论RISC设计思想的由来与发展,RISC技术的研究及其方向。     

存储系统的故障检测和诊断

本文提出一种算法,用于半导体随机线选法存储系统中检测和诊断地址寄存器、译码器和数码寄存器等各种固定性故障。应用一个外加测试器,它只通过公共的控制信号、电源线、地址寄存器和数码寄存器与存储系统联系,也就是说测试系统不可能访问存储系统其他部分时可应用此算法。当测试系统的部件(地址寄存器,译码器等)时,不需要假定未经测试的部件无故障。详细地讨论了因故障屏蔽所引起的问题。同时这个分析也允许有故障时同时存取二个或更多的字的情况。要区分故障和失效两个不同的概念,逻辑门和位线等处于死1或死0状态称为故障,因固定逻辑故障引起存储器不能正常工作称为失效,地址寄存器测试算法串行逐位地对地址寄存器的每一位进行测试,而对一个 n 位的地址寄存器进行完全测试要求取数约7n 至10n 次。算法要求至少存在一个功能存储位线和一个地址寄存器位的组合,并且当出现多重故障时该算法仍有效。虽然与某一地址寄存器位相连接的译码器和存储元件的故障综合,恰好与这一地址位的故障现象相同,因而可能屏蔽这一无故障的地址位,但仍有可能正确诊断地址位的故障。译码器测试算法检验2~n 根译码输出线,且能决定是否含有一根失效线。整个译码器的测试要求取数次数约(n+2)2~n 次,并基于“非创造”(noncreative)网络的概念,限制译码输出线的失效类型。测试过地址寄存器和译码器之后,证明其不存在故障,郡么再采用普通的读/写技术测试数码寄存器和存储器阵列。     

一种可重配置的存储器测试控制器设计

存储器在SOC中所占的电路面积越来越大,因此存储器的正确与否影响着SOC芯片的成品率。存储器中的故障种类繁多,单一的测试方法不能保证所有故障的100%覆盖率。文章通过对广泛应用的March算法的分析,提出了一种可重配置的存储器测试方法。在该方法中通过设置一组控制寄存器就可以灵活地实现各种March算法。另外,采用资源复用的方法,在嵌入式微处理器核中增加了一个有限状态机、几个控制寄存器和几条专门用于存储器测试的指令,可以方便地实现各种March算法,并且硬件开销非常小。     

PLC远程I／O模块的设计

设计了基于CAN总线的PLC远程I／O模块,详细阐述了该模块的硬件结构与软件流程。介绍了PLC内部数据寄存器和辅助继电器的分配,给出了部分程序指令。PLC和远程I／O模块之间的控制和通信通过CAN总线来实现,其通信距离可以达到几百米。实验表明该系统可以在长时间的工作中保持稳定。     

VelociTI结构浮点DSPs的流水线异常处理方法

在采用基于VelociTI结构浮点DSPs流水线模式设计具有自主知识产权的数字信号处理器中，为了正确有效地实现对流水线异常的控制，提出了一种该结构流水线发生异常时的处理方法。对引起流水线异常的情况进行了合理的分类，存储器阻塞、多执行包和多周期NOP指令采用通过控制流水线寄存器的时钟信号实现控制。采用控制指令的执行条件实现了中断引起的流水线队列中部分指令的废除。对提出的方法采用VHDL语言建模设计，仿真结果验证了其正确性。     

GCC后端中四路双精度短向量寄存器的实现

设计和实现一个新的产品化的编译器通常需要几年时间。基于已有的编译器进行修改和扩展,是研发面向新体系结构的编译器的主要途径。GNU编译器集合(GCC)支持多种高级语言和多种目标处理器平台、文档及源代码开放等。基于GCC的Sparc后端,实现了支持四路双精度SIMD指令的四路双精度短向量寄存器的描述。在此过程中,定义了新的目标机,扩充了一类向量模式,定义了一类新的寄存器约束,实现了四路双精度寄存器的描述,定义了四路双精度SIMD指令的机器描述。对于面向此类SIMD指令的内嵌函数,GCC编译器能够正确使用该类向量寄存器来生成对应的SIMD指令。     

Code compression by register operand dependency

This paper proposes a dictionary-based code compression technique that maps the source register operands to the nearest occurrence of a destination register in the predecessor instructions. The key idea is that most destination registers have a great possibility to be used as source registers in the following instructions. The dependent registers can be removed from the dictionary if this information can be specified otherwise. Such destination–source relationships are so common that making use of them can result in much better code compression. After removing the dependent register operands, the original dictionary size can be reduced significantly. As a result, the compression ratio can benefit from: (a) the reduction of dictionary size due to the removal of dependent registers, and (b) the reduction of program encoding due to the reduced number of dictionary entries.A set of programs has been compressed using this feature. The compression results show that the average compression ratio is reduced to 38.41% on average for MediaBench benchmarks compiled for MIPS R2000 processor, as opposed to 45% using operand factorization.     

基于LLVM的RISC-V向量扩展栈帧布局优化

为了能够生成正确、优化的机器指令代码,需要在编译器后端代码的生成阶段,设计和使用合适的程序栈帧布局.由于RISC-V向量扩展架构具有可伸缩性、其向量寄存器的长度在编译时不可知,传统的栈帧布局无法适用.之前LLVM中针对向量扩展实现的栈帧布局虽然能够生成正确的机器指令,但存在访存指令较多,栈帧空间较大,以及预留寄存器较多等问题.我们对原有实现所存在的问题进行分析,在此基础上提出了新的布局方式以及向量对象地址计算方式,并通过巴塞罗那超算中心开发的测试集进行验证.实验表明新的栈帧布局能够有效减少访存指令数和栈空间大小.     

基于流密码的可适配反馈移位寄存器指令

在对A5,Grain,Trivium等34种流密码算法结构进行分析的基础上,研究算法中线性和非线性反馈移位寄存器的结构特征,总结其相应操作。构造专用的反馈移位寄存器配置指令和操作指令,通过配置可灵活实现多种结构的反馈移位寄存器及其组合,并完成相应操作。设计实现支持其执行的硬件单元,可作为专用流密码微处理器的核心功能单元。     

An Energy-Efficient Processor Architecture for Embedded Systems

We present an efficient programmable architecture for compute-intensive embedded applications. The processor architecture uses instruction registers to reduce the cost of delivering instructions, and a hierarchical and distributed data register organization to deliver data. Instruction registers capture instruction reuse and locality in inexpensive storage structures that are located near to the functional units. The data register organization captures reuse and locality in different levels of the hierarchy to reduce the cost of delivering data. Exposed communication resources eliminate pipeline registers and control logic, and allow the compiler to schedule efficient instruction and data movement. The architecture keeps a significant fraction of instruction and data bandwidth local to the functional units, which reduces the cost of supplying instructions and data to large numbers of functional units. This architecture achieves an energy efficiency that is 23× greater than an embedded RISC processor.     

BWDSP10x上地址和数据谓词执行的编译优化

传统的谓词优化技术是在冯·诺伊曼体系结构计算机上实施的,仅对数据流进行优化,并没有考虑哈佛体系结构下指令和数据分开的情况.BWDSP10x是指令和数据分开的哈佛体系结构,它支持超长指令字,不仅提供了对数据谓词执行的支持也提供了对地址谓词执行的支持.特此提出了一种在区域上对两种谓词模式优化支持的方法,在进行两种比较之前,通过判断比较操作的两个操作数类型来分别实施两种模式的谓词优化,使得对地址的比较不用传输到通用寄存器中.实验结果表明该优化方法能显著地节省CPU的时间和带宽,大大减少了分支指令,使程序性能提高了28.4%.     

The TMS320C30 floating-point digital signal processor

The 320C30 is a fast processor with a large memory space and floating-point-arithmetic capabilities. The authors describe the 320C30 architecture in detail, discussing both the internal organization of the device and the external interfaces. They also explain the pipeline structure, addressing software-related issues and constructs, and examine the development tools and support. Finally, they present examples of applications. Some of the major features of the 320C30 are: a 60-ns cycle time that results in execution of over 16 million instructions per second (MIPS) and over 33 million floating-point operations per second (Mflops); 32-bit data buses and 24-bit address buses for a 16M-word overall memory space; dual-access, 4 K×32-bit on-chip ROM and 2 K×32-bit on-chip RAM; a 64×32-bit program cache; a 32-bit integer/40-bit floating-point multiplier and ALU; eight extended-precision registers, eight auxiliary registers, and 23 control and status registers; generally single-cycle instructions; integer, floating-point, and logical operation; two- and three-operand instructions; an on-chip DMA controller; and fabrication in 1-μm CMOS technology and packaging in a 180-pin package. These facilitate FIR (finite impulse response) and IIR (infinite impulse response) filtering, telecommunications and speech applications, and graphics and image processing applications