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共有20条相似文献,以下是第1-20项 搜索用时 524 毫秒

1.  数字IC可测性设计和自动测试生成技术  被引次数:2
   刘明远 邵锦荣《微电子学》,1998年第28卷第5期
   描述了一种自动局部扫描可测性设计方法,该方法在电路内部提供附加逻辑,把时序元件串成一条扫描通路,辅以适当的控制信号,使时序元件和组合元件分离开,从而达到可测试的目的,介绍了一种改进的PODEM测试生成算法和一种基于模拟的测试生成方法,该方法能较好处理时序电路的测试生成问题。    

2.  基于Cadence异步时序电路分析与仿真  
   乔正盛  李建武《机电产品开发与创新》,2008年第21卷第6期
   探讨了在信号完整性分析中的异步时序电路的时序图及时序关系式,并结合具体的设计实例,计算出满足关系式的时序区间,最后在Cadence下进行了信号完整性仿真,验证了设计的时序匹配性.为高速PCB异步时序电路设计提供了一种分析与设计方法。    

3.  时序电路等价验证的触发器匹配  
   张超  竺红卫《电子与信息学报》,2014年第36卷第9期
   通常的时序电路等价性验证方法是将触发器按时序展开,从而将时序电路转化为组合电路进行验证。而一般在待验证的两个时序电路中,触发器是一一对应的,找到触发器的对应关系,时序电路的验证就会得到很大的简化。该文通过一种新的基于布尔可满足性(SAT)算法的自动测试模式生成(ATPG)匹配模型建立联接电路,使用时序帧展开传递算法比较触发器的帧时序状态输出,同时在SAT解算中加入信息学习继承等启发式算法,将时序电路的触发器一一匹配。在ISCAS89电路上的实验结果表明,该文算法在对触发器的匹配问题上是非常有效的。    

4.  逆向逻辑综合与功能测试建模  
   刘泽坚《电子测试》,1997年第11卷第2期
   本文在分析时序电路故障检测试法存在难题的基础上,提出一种功能测试建模的新方法。具体内容包括:时序电路功能测试建模的要求;利用逆向逻辑综合方法完成同步时序电路测试的建模;以及异步时序电路功能测试建模的特点。这对时序电路功能测试序列的自动生成有重要意义,因为有了这样的模型,时序电路的自动测试生成可归结为图论算法问题。    

5.  用卡诺图分析时序逻辑电路  
   胡长林《电气电子教学学报》,1992年第2期
   本文以时序电路中的同步和异步计数电路为例来说明一种用卡诺图分析时序逻辑电路的方法.1 用卡诺图分析同步时序逻辑电路写出一个电路的状态转移方程是容易的,在得到状态转移方程式以后,用卡诺图就能很快得到电路的状态编码表,同时也能够检查电路的自启动性.用卡诺图分析电路逻辑功    

6.  一种新的模拟集成电路输出参数测试方法  
   孙秀斌  陈光  谢永乐《仪器仪表学报》,2004年第25卷第6期
   提出一种新的、基于行列式判决图的模拟集成电路输出参数测试方法。利用 Laplace展开 ,可以建立被测电路导纳矩阵的行列式判决图 ,从而计算出其输出参数—例如增益和截止频率。对于大规模模拟电路来说 ,由于导纳矩阵的稀疏性和行列式子图的共享性 ,该方法能够有效地测试出被测电路的输出参数。    

7.  一种设计同步时序电路的新方法  被引次数:2
   成立《微电子学》,1999年第29卷第1期
   介绍了一种设计同步时序逻辑电路的新方法。该方法之关键在于直接从时序电路的状态转换图(STD)获得J-K、D和T触发器的激励方程式。采用该方法设计了几个实例,并由此验证了其正确性和有效性。    

8.  时序基准电路S344可测性设计  
   赵树军  王永强  张帅《黑龙江工程学院学报》,2015年第2期
   以时序电路的可测性设计方法为主要研究内容,针对时序电路中由于时序元件的可观测性和可控制性比较差,导致测试生成难度较大,并且存在影响测试故障覆盖率的问题。以固定型故障模型的检测为研究基础,通过对时序电路进行扫描测试技术的可测性设计,解决时序电路中内部节点难以测试的问题。设计实现的目标是以尽可能少地插入可测性设计的硬件逻辑,提高被测时序电路的故障覆盖率。    

9.  CBL组合仪地面系统的设计  
   郭麦成  黄兆祥  沈利香《石油天然气学报》,2003年第25卷第3期
   针对一个可进行声波变密度测井的CBL(水泥胶结测井)组合仪设计了一种新的地面系统来取代原AT 数控测井系统。地面系统硬件由信号预处理电路、时序电路、信号分离和分配电路、接口电路、深度处理电路等组成;软件基于Win9x环境开发.采用Delphi和汇编语言混合编程。该地面系统现场实际使用效果良好。    

10.  基于可测性分析和支持向量机的模拟电路故障诊断  被引次数:7
   孙永奎  陈光《仪器仪表学报》,2008年第29卷第6期
   针对低可测性模拟电路的测试问题,提出了一种模拟电路故障诊断的新方法.该方法首先计算被测电路的可测性,利用可测性提供的信息对被测电路进行模糊组划分,组成可诊断的元件集,并引入支持向量机完成对故障的分类识别.可测性分析理论上确定了被测电路可诊断的元件集,支持向量机结构简单,泛化能力强,以模拟和混合信号测试标准电路的实验结果证明了基于可测性分析和支持向量机的模拟电路故障诊断方法是有效的,其故障诊断率大于99%.    

11.  一种新型的PCB可测性设计方法  
   刘冠军 曾芷德《电子测量技术》,1998年第3期
   文中在分析目前PCB测试问题的基础上,提出了一种可测性设计的新方法。该方法综合应用了边界扫描界位技术,可以提高电路的可控性和可观察性,进而改善了PCB的可测性。    

12.  异步时序电路设计方法的探讨  被引次数:4
   王琳  林澄渊《辽宁石油化工大学学报》,1999年第Z1期
   提出一种异步时序电路中时钟脉冲 C P 如何连接的方法,在此基础上可使异步和同步时序电路的设计统一起来,实现时序逻辑设计的程序化    

13.  一种新的基于固定型故障的通路时延故障可测试性分类方法  
   SubhashisMajumder BhargabB.Bhattacharya VishwaniD.Agrawal MichaelL.Bushnell《计算机科学技术学报》,2004年第19卷第C00期
   在数字电路的时延测试、时序分析和时序优化中都会用到不可测通路时延故障的识别。本文通过简单的变换将原电路展开,然后对原电路里的伪时序通路(false timing paths)和展开后的电路里的冗余固定型故障建立一种很强的关系。已经证明过通路时延故障测试是时延测试里最精确的形式。    

14.  Petri网在时序建模中的应用  
   周必水  倪慧莉《杭州电子科技大学学报》,2001年第21卷第4期
   本文提出了一种对离散事件系统进行时序建模的TL/PN(时序/Petri)方法。文中描述了点-区间时序逻辑的形式定义体系,以及基于图模型(把系统的时序特性转化为图结构)的时序推理机(TIE)的原理和应用。本方法不仅可避免传统设计中的时序歧义和错误,同时推导出的新的时序关联还能识别用户自定义的有用区间。    

15.  异步时序逻辑电路的设计方法探讨  
   黄建春  张君梅《电气电子教学学报》,2006年第28卷第3期
   在传统的同步时序电路设计方法的基础上,提出了一种新的异步时序电路的设计方法。该方法直接从时序电路的时序波形图,获得触发器的触发脉冲;根据时钟信号作用下引起的状态转换,填写次态卡诺图。其特点是原理简单,易于理解,使设计更加直观清楚。    

16.  时序电路中不可测故障的判别  
   刘建都《微电子技术》,1996年第24卷第6期
   本文提出了判别时序电路不可测故障的一种有效的方法。它采用了可以在整个电路中传播未知的初始化特征的可控性计算和符号化的模拟程序来完成,通过标识不可初始化的触发状态和不可判别其肯定值的电路线,该方案可分类和标识出四种类型的不可测试的故障。    

17.  时序逻辑电路设计的Petri网方法  被引次数:2
   张继军 吴哲辉《计算机科学》,2002年第29卷第12期
   1 引言 Petri网是一种系统模拟和分析的工具,它可以揭示出被模拟系统在结构和动态行为方面信息,利用这些信息可以对被模拟系统进行性能评估并提出改进系统的建议,从而设计出一个高质量的实际应用系统。文[1,2]利用Petri网的特性分别给出了组合逻辑电路和时序电路的Petri网分析方法,其基本思想是将已设计好的逻辑电路转化成Petri网,利用Petri网的各种分析方法(可达树、状态矩阵)进行分析。时序电路的设计是分析方法的逆过程,是根据给定的状态图或通过对设计要求的分析得到的状态图,设计出时序电路的过程;时序逻辑电路可分为同步和异步,然而采用传统的时序电路的设计方法时,即使是同步时序电路的设计也需要    

18.  一种设计同步时序逻辑电路的新方法  
   史庆军《电子工程师》,2000年第26卷第11期
   提出了一种设计同步时序逻辑电路的新方法。根据触发器 (FF)基本特性 ,可从电路的状态转换图上直接求得触发器置位、复位函数 ,进而确定触发器的激励方程。具体设计实例表明该方法简捷、高效 ,设计电路功能正确    

19.  一种基于状态转换图的时序电路等价验证算法  
   魏萌  唐璞山《微电子学与计算机》,2007年第24卷第7期
   提出一种基于状态转换图的时序电路等价验证算法。此算法通过验证两时序电路的状态转换图是否同构.得到两电路是否等价的信息。若两状态转换图同构,则两图中的状态可一一匹配为等价状态对,算法将状态转换图存储为待验证等价状态对的形式,若所有待验证等价状态对均为等价,则两时序电路等价,反之,则不等价。此算法对ISCAS89测试电路进行验证,与基于BDD方法的SIS系统和基于时间帧展开算法相比,均有较好的结果。    

20.  时序逻辑设计的方格图解法  
   张春早《中国机械工程》,1980年第4期
   在一般书籍、文献中,方格图(卡诺图)主要用于组合逻辑电路的设计,而时序逻辑电路的设计步骤较为繁杂,本文试用一种较为直观的方法进行时序逻辑设计,概述了设计步骤和方法,并通过几个典型例证加以说明。    

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