K故障可诊断条件及其可测性设计

本文将图的矩阵引入电路的可测性分析，给出了电路的Ｋ故障可诊断拓扑条件，使对电路可测怀的简单化，系统化，并将其应用于网络的可测性设计。     

高层次综合中的可测性模块分配方案

高层次综合中的模块分配会直接影响到寄存器分配方案,进而影响到综合后电路的面积、时延、功耗和可测性.为此提出一种面向可测性的模块分配方案.在讨论了考虑可测性的模块分配原则之后,提出面向可测性的模块分配的权重图模型,并在此基础上给出基于权重图的可测性模块分配算法.按照最大可测性提高的原则,通过动态地修改权重对模块进行考虑可测性的均衡分配,并最终输出模块分配方案.对标准电路进行实验的结果表明,除了较小的面积开销外,采用文中方案的电路的可测性优于其他方案.     

VLSI设计中容性交叉耦合对时序分析的影响

互连线间的容性交叉耦合已成为影响线路延迟的一个重要因素,因此本文将阶层设计中有意义的层次结构考虑到电路时序分析中,在存在静态敏化和动态敏化交叉耦合的电路中提出了局部伪交叉耦合和全局伪交叉耦合的概念,给出了一种利用模块间功能关系考虑由于模块间连接而产生的全局伪交叉耦合的综合的时序分析方法.实验数据证明,本文方法在不影响运行速度的前提下可以有效地识别出伪交叉耦合,提高了时序验证的准确性.     

一种兼顾可测性和互连造价的资源分配算法

提出了一种基于加权相容图的资源分配算法——WCGRAA,给出了一个与可测性和互连造价相关的权值公式,并运用一种改进的加权团划分算法对加权相容图进行处理,从而实现了在资源分配过程中兼顾电路可测性和互连造价的可能。实验结果表明该文所提出的资源分配算法对电路的可测性和互连造价两方面都有所改善。     

一种非线性模拟电路的可测性判定方法

针对支路诊断法分析了电路的可测拓扑结构和可测拓扑条件,提出了可测性分析和可测性设计方法.在可测性设计过程中,通过适当地改变拓扑结构与可及节点的个数和位置,对电路中单故障和多故障的可测性予以判定.最后将该方法运用于非线性模拟电路的可测性问题分析.实验结果验证了该方法的有效性.     

基于RBF神经网络的泰勒级数展开定位算法

泰勒序列展开定位算法在视距（LOS）环境下有着较好的定位精度,但是在非视距（NLOS）环境下,泰勒序列展开定位算法的定位精度大大下降。为了减小NLOS传播的影响,提出了基于RBF神经网络的泰勒序列展开定位算法。利用神经网络较快的学习特性和逼近任意非线性映射的能力,对NLOS传播的误差进行修正,再利用泰勒序列展开定位算法进行定位。仿真结果表明,该算法减小了NLOS传播的影响,在NLOS环境下有较高的定位精度,性能优于泰勒序列展开定位算法、Chan算法和LS算法。     

VHDL RT级可测性检查和改进

在VHDL RT级综合的基础上，提出了在RT级进行电路可测性检查和改进方法。与一般的可测性分析方法不同，该文不是基于对电路的可控制性和可观察性的量化分析，而是通过检查和改进可测性不佳的局部设计，使得整体电路的可测性得到提升，达到高故障覆盖率。     

一种专用MCU芯片可测性设计的实现

由于ＭＣＵ芯片的结构非常复杂,设计时采用一般的从结构出发的可测性设计技术（包括ＤＦＴ和ＢＩＳＴ）将使电路的规模大大增加。根据ＭＣＵ具有指令系统的特点,从功能测试的角度出发,提出了一种在ＭＣＵ设计中加入规模很小的模式选择电路,对部分电路作较小改动就使芯片内的各块电路都可被测试的方法。在完成了可测性设计后进行了仿真。     

高帧频CCD驱动电路设计

为了实现由Kodak KAI0340D CCD（Charge Coupled Device）组成的新型图像采集系统,需要设计专门的CCD时序驱动电路。使用Xilinx Spartan3AN FPGA（Field Programmable Gate Arrays）设计时序产生电路,经过驱动芯片MAX4426和ISL55110驱动,再经过箝位电路箝位,得到了满足CCD要求幅度和时序的驱动信号。经实验验证该方法产生了满足CCD要求的驱动时序,实际测试时CCD帧频达到了205.6frame/s。     

时序功能块的提取

介绍了基于功能块提取器（ＤＬＦＥ）工具的时序功能块提取工具和方法。整套工具用于从版图中构造层次化电路,以利于电路的验证和理解。时序功能块提取通过时序功能块的普遍特征来定位时序功能块,避免了手工定位的盲目性,大大加快了构造层次化电路的速度。实验证明,工具对时序模块的提取是十分有效的。     

一种低功耗系统芯片的可测试性设计方案

低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。     

基于局部二元模式的面部表情识别研究

提出了一种基于局部二元模式（Local Binary Pattern,LBP）与支持向量机（SVM）相结合的面部表情识别方法。使用LBP算子对图像进行处理,对图像的模式进行统计形成面部表情特征;使用线性判别分析对表情特征进行降维处理;采用支持向量机对面部表情进行分类。用Matlab实现了上述方法,并在日本女性人脸表情（JAFFE）数据库上测试,取得了70.95%的识别率。     

基于改进HMM的模拟电路早期故障识别和诊断

针对模拟电路运行过程中存在的不确定性,对传统的隐马尔可夫模型（HMM）进行了改进,将模型中满足不变性的状态转移概率矩阵改为时变状态转移概率矩阵,使之更符合实际情况。在状态初期为了防止状态转移概率发生过度更新,设置了更新概率控制因子。采用线性辨别分析（LDA）方法对测量信号进行特征提取,用于HMM的训练和测试,从而实现模拟电路早期故障的识别和诊断。仿真结果表明,改进后的HMM具有更强的故障识别和诊断能力。     

基于Mining-SEC方法的电路等价性验证

针对时序电路的等价性验证难题,提出基于Mining-SEC的定界等价性验证方法。将待验证时序电路按时间帧展开为多项式符号代数表示的电路集合,利用时间序列数据挖掘方法挖掘其中的不变量和相应的全局约束,不变量可以是任意多项式。此外还可挖掘电路中的不合法约束和复杂的多项式关系,通过以上方法可以明显降低求解空间。使用基于SMT的验证引擎检验电路等价性。实验结果表明,该方法可以快速地实现验证收敛,得到平均1~2个量级的验证加速,并且可以有效消除虚假验证。     

一种改进的复杂宽带接入网拓扑发现算法

针对运营商复杂宽带接入网(BAN)的网元(NE)管理问题,提出一种改进的通用拓扑发现算法。后台以多线程的Telnet模式获取全部BAN网元相应的配置文本信息,解析并存储入数据库,然后从作为叶子节点的接入交换机等发起,由上行路径的唯一性确定一条由叶子节点直达根节点的拓扑链路。由于该算法单独在汇聚层与宽带接入服务器层执行,因此解决了业务拓扑数据的“双挂”问题。并提出一种利用用户拨号清单对生成的拓扑数据进行校验的方法。     

针对FPGA密码芯片的近场差分电磁分析攻击

为探究现场可编程门阵列（FPGA）密码芯片运行时电磁辐射造成的涉密信息泄漏情况,研究了互补金属氧化物半导体（CMOS）电路直接电磁辐射的原理,构建了FPGA密码芯片的近场电磁辐射模型。根据这个模型,探讨了近场电磁辐射测量点的选取,采用电磁扫描的方法解决了电磁探头在FPGA表面电磁信号采集的定位问题。此外,在阐释了差分电磁分析（DEMA）攻击原理的同时,完成了高级加密标准（AES）的FPGA电路设计,针对FPGA密码系统的DEMA攻击实验表明,通过电磁扫描找到最佳测量点,在42 000个样本的条件下能成功破解AES密码电路的128 bit密钥。     

一种SEU硬核检测电路的设计与实现

现有的现场可编程门阵列(FPGA)芯片在进行单粒子翻转(SEU)检错时,只能针对FPGA配置单元进行周期性重复擦写而不能连续检错纠错。为此,设计一种能连续检测SEU错误并实时输出检错信息的硬核检测电路。该设计改进传统FPGA芯片的数据帧存储结构,能对芯片进行连续回读循环冗余校验(CRC)。在FDP3P7芯片上的流片实现结果表明,该电路能在50 MHz工作频率下连续对芯片进行回读CRC校验,并正确输出SEU帧检错信息。     

基于改进粒子群优化算法的AGV全局路径规划

分析了用人工神经网络模型描述环境时,采用Sigmoid函数作为神经网络作用函数的不足之处,提出采用双曲正切函数作为神经网络的作用函数,使网络更有利于路径优化算法的寻优计算。粒子群优化（Particle Swarm Optimization,PSO）算法具有收敛速度快,需要调节的参数少等优点,但优化过程中容易发生“早熟”收敛,使优化陷入局部极小值。通过引入模拟退火算法、“交叉算子”和“变异算子”,提出了一种新的改进粒子群优化算法（Improved Particle Swarm Optimization,IPSO）来解决AGV全局路径规划问题。仿真结果表明,IPSO具有很强的全局寻优能力,并且收敛速度比PSO快,能够为AGV规划出理想的路径。     

应用于锁相环的低电压高性能电荷泵设计

该文设计采用SMIC1．2V,0．13μmCMOS工艺。通过对电荷泵的非线性特性分析,设计一种低电压,高性能的电荷泵电路。这种电荷泵电路上下支路的电流失配在300mV-900mV的输出摆幅下得到很好的优化,与传统低压结构比较有明显优势,同时设计中也抑制了电荷共享等电学失配。