HSP50216在中频采样数字接收机中的应用

主要介绍了可编程四中频下变频器HSP50216的硬件结构和特点,给出了此芯片在中频采样数字接收机中的具体使用方法。试验证明这种方法较之传统模拟的超外差接收机简化了硬件实现电路,提高了信噪比。     

数字接收机中基于TMS320C6416的数字下变频技术

数字下变频是中频数字接收机的关键技术之一,适用于高采样率、大带宽场合的数字下变频器,可由多DSP处理机来实现。通过实验证明这种下变频器可以满足某雷达对抗侦察数字接收机实时数字下变频的需要。     

多通道雷达数字接收机数字下变频设计

提出一种基于时分复用原理的双频段多通道数字接收机DDC模块的设计方法,并利用FPGA的数控振荡器和FIR滤波器的IP核完成了DDC模块的设计与实现。仿真结果表明,该设计实现了数字混频、抽取和滤波的功能,与其他设计方案对比表明,本方案有效地减少了FPGA资源的使用量,降低了硬件设计的复杂度,节约了硬件成本。     

数字卫星电视接收机的探究和实现

目前,有线电视网由模拟化向数字化、网络化、智能化方向发展,随着大规模集成电路、计算机技术和通信技术的迅速发展,数字卫星电视接收机得到了广泛地应用。文中主要对数字卫星电视接收机整体框架、软件和硬件的系统进行研究,通过数字信号的使用,实现了节目的发送、接收和播放。     

基于软件无线电的零中频数字接收机研究

本文介绍了一种基于多相滤波正交化处理的零中频数字接收机的设计方案。这种接收机采用软件无线电的体系结构,即在一个通用的硬件平台上,通过安装软件来实现接收调幅信号(AM)的通信功能。来自天线的信号经过射频(RF)处理和变换,由宽带A/D数字化,然后通过可编程逻辑门阵FPGA模块实现所需的信号处理,而后将处理后的数据经D/A转换后送至用户终端。     

基于FPGA的RFID数字接收机的设计

提出了一种全新的射频识别(RFID)数字接收机的实现方案。针对RFID系统实时性的要求，该设计采用简化的相关算法取代数字锁相环结构，快速准确地捕获频率范围在31.2kHz~780.8kHz内的突发信号，并实现接收数据解码。与采用过零检测方案的数字接收机相比，本设计具有更强的抗干扰能力。该数字接收机在Altera Stratix II EP2S60上验证通过，取得了良好的性能。     

基于PCI总线的多通道数字中频接收机设计

为了提高数字中频接收机板卡的灵活性和通用性,给出了一种基于PCI总线的多通道中频数字接收机的设计方案;该接收机利用软件无线电思想,采用AD6645和AD6620分别实现高速数据采集和数字下变频,通过FPGA实现时序控制和本地通信,利用PCI总线与PC进行高速数据传输;在给出接收机的工作原理和软硬件设计后,重点对FPGA实现数据接收的时序控制和PCI接口芯片PCI9054本地控制器的逻辑设计进行了介绍;实践表明,该数字接收机具有精度高、使用灵活、处理和互联能力强等优点.     

一种基于AD9042的宽带数字接收机

ＡＤ９０４２是模拟器件公司最新上市的一种高性能模数转换器，其转换速率高达４１ＭＳＰＳ，精度为１２Ｂｉｔｓ。ＡＤ９０４２与高性能ＤＳＰ相结合，可以对中频信号直接采样，实现宽带数字接收。文中给出了一种基于ＡＤ９０４２的宽带数字接收机的系统实现方案。     

中频数字接收机在SoC上的实现

为了提高中频数字接收机的工作性能和小型化设计,基于Altera公司提出的SoC架构完成了中频数字接收机系统设计,主要实现数字下变频、频谱分析、ITU参数测量、场强计算、音频解调、系统配置等功能,并且搭建监测环境对接收机系统进行测试。实验结果表明,所设计的接收机性能满足要求,并快速地返回信号监测数据。     

一种短波数字接收机模拟前端设计方案

文章分析了短波数字接收机模拟前端的总体设计方案,包括前端各部分增益的分配与计算、AGC起控点与饱和点的选取以及整个前端噪声系数的计算,讨论了各部分模块的具体实现以及对器件选择的考虑,最后给出了本方案的实验数据.     

基于SOPC的数字视频监控系统设计

设计了基于片上可编程系统(SOPC)的嵌入式数字视频监控系统的实现方案.利用Altera公司最新的SOPC解决方案--基于FPGA内嵌Nios Ⅱ软核处理器,实现嵌入式数字视频监控系统.给出了系统功能分析和总体结构设计,采用软硬件结合的设计方法,实现了硬件平台构建和软件调试.较之传统方案,本设计提高了系统性能,降低软件和硬件实现周期,减少开发成本.     

基于片上系统的可重构数控系统研究

为适应柔性化制造的发展趋势,提出了一种基于可编程片上系统的机床数控系统设计方案,使得数控系统可以按需重构;首先给出了嵌入式数控系统的总体硬件设计,接着说明了可编程片上系统(SOPC)的内部架构设计和Nios II软核处理器具体配置,实现MCU、DSP和用户逻辑在一片FPGA芯片上的集成;最后设计了数控系统的重构方案并在EP2C50芯片上进行了重构实验,共有9,963,392bit重构数据,在20MHz时钟下整个重构周期耗时748毫秒,能满足数控机床使用中的现场实时重构要求。     

SOPC技术在直序扩频收发机模块中频的应用

介绍了基于NIOSII软核处理器的SOPC技术,分析了传统方法和基于SOPC技术的方法实现扩频收发机的优劣,详细说明了嵌有NIOSII的SOPC技术的方案设计。该设计增强了系统功能,改善了系统的灵活性,并提高了其适应不同应用需求的伸缩性。     

FPGA的AP模式及在可重构仪器中的应用

针对目前在可重构仪器设计采用PS配置方式需增加CPLD或单片机配置电路且配置时序较繁琐的问题,提出一种基于FPGA的AP配置模式可重构仪器设计方案.采用flash和SD卡存储软硬件配置文件,在SOPC Builder中调用ALTREMOTE UPDATE、PFL和SD卡控制器IP核,实现FPGA的AP配置模式.该模式...     

VXI总线高速数字图像接收模块设计

在某VXI总线自动测试系统中,为实现被测对象的高速数字图像的接收,设计了VXI总线高速数字图像专用接收模块。在硬件方面,通过电平转换和光电隔离将RS-422A差分电平的数字图像信号转换为标准TTL信号,经过FPGA自动存储在静态RAM中,接收完毕后由DSP将存储的图像数据经过VXI接口传至上位机。在软件方面,设计了上位机面板、驱动程序以及DSP程序,从而实现图像数据的读取与上传。目前该模块已交付使用。     

基于FPGA可重构快速密码芯片设计

为提高密码芯片的应用效益,提出了一种基于FPGA可重构的密码芯片实现方法。该方法打破了传统了一类密码芯片采用一种设计方案的模式,通过对FPGA的重构设计,能够动态地实现多种不同计算特征的密码算法芯片。同时对最基础的乘法运算和加法运算,设计了细粒度流水的加速策略。该方案能够重构实现DES、AES、RSA、椭圆曲线密码算法等典型密码算法,对600M的数据文件加密测试,DES的加速比为2.8,AES的加速比为3.6。     

基于Avalon总线的PID控制器的硬件实现

提出了一种数字PID控制器在FPGA上的硬件实现方法。详细阐述了3级并行流水线结构的PIDIP核的原理和实现方法,介绍了FPGA内部互联各片内设备的Avalon总线。控制器在在CycloneII系列的EP2C5F256C6上实现,实验表明,这种PID控制器在具备高速性的同时还具有很高的可重用性,并更易于调试和实现多通道控制。     

基于FPGA的中频数字接收机设计与实现

介绍一种基于FPGA的中频数字接收机的设计与实现,给出系统实现的总体方案,并阐述各部分硬件电路的设计。重点对FPGA内部各主要功能模块做详细阐述,对各个模块的设计方法以及实现过程进行细致描述,给出各模块的具体实现的顶层文件,并对系统功能扩展做简要说明。