H.264/AVC中CAVLC解码器的硬件设计与实现

设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销。整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。     

基于分级流水线的H.264/AVC解码器设计

提出一种H.264/AVC Baseline Profile硬件解码器设计方案。该方案采用分级流水线架构,并通过增加并行度、优化存储结构等方法来提高性能。实验结果表明,该解码器可在最低1.5 MHz的频率下,满足QCIF分辨率下30 fps的实时解码,适用于移动多媒体设备、手持电话等低功耗场合中。     

H.264/AVC中CAVLC编码器的硬件设计与实现

设计了一种H.264标准的CAVLC编码器,对原有软件流程进行部分改进,提出了并行处理各编码子模块的算法结构。重点对非零系数级(level)编码模块进行优化,采用并行处理和流水线相结合的结构,减少了cavlc编码的时钟周期,提供了稳定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA进行实现验证,最高时钟频率可达158.1 MHz,可满足实时编码H.264高清视频要求。     

H.264中CAVLC的分析与实现

本文主要分析了H.264中的熵编码的基本原理及其CAVLC的原理,并对CAVLC的实现进行了深入的分析。最后提到了CABAC的主要特点,并对CAVLC与CABAC两种编码技术进行了详细的比较。     

基于Directshow的H.264解码器的设计与实现

为实现视频监控系统中视频的解码,提出了一个H.264视频解码器在Directshow中的实现方案.Directshow应用程序编程接口是一个基于Windows平台的优秀流媒体架构,它为在Windows 平台上处理各种格式的媒体文件回放、音视频采集等高性能要求的多媒体应用提供了完整的解决方案.     

H.264视频解码IP核的设计与实现

设计了一种基于FPGA高效并行结构的H.264视频解码IP核,提出了优化遍历查表的CAVLC熵解码设计方案,并详细介绍了全流水线并行运算结构的反量化反DCT变换模块和帧内预测模块的硬件实现。设计通过Altera公司Stratix Ⅱ系列的EP2S60F672C5ES平台验证,在最高时钟频率82 MHz下能以50 f/s的速度解码分辨率为320×240的灰度图像,在速度、功耗、成本、可移植性等方面都具有独特的优势和良好的发展空间。     

H.264/AVC解码器解块滤波的结构优化

相对于桌面系统,无线手持设备处理器的主频很低,这要求视频解码器具有更好的解码速度。论文重新设计了H.264/AVC规定的标准解码器结构,对解块滤波和重构显示模块进行了结构优化,有效提高了解码速度。     

实时高清H.264编码中CAVLC的流式实现

CAVLC是H.264中熵编码的一种重要实现方式,具有可挖掘的数据级并行特征,但同时具有较强的串行特点。本文分析了CAVLC的程序特征,提出了CAVLC的流式实现方法,并在流处理器STORM-1上进行了实现。实验结果表明本方法能够满足实时高清H.264编码的性能需求。     

基于嵌入式FPGA的H.264解码器设计

随着H.264视频格式得到广泛应用,对H.264解码的效率要求越来越高。如何在硬件资源有限的嵌入式环境下对H.264视频编解码算法进行实现与优化就非常重要。本文主要以JM8.6代码为参考,在SoPC平台上对H.264基本档次解码器进行移植并进行优化,以达到高效率实时解码的效果。     

基于BREW平台的H.264解码器的实现

介绍了H.264解码器在BREW平台上的实现方法,重点讨论了代码移植、优化和ARM编译过程中遇到的各种问题和相应的处理方法.并根据无线网络误码率高、误码常常造成播放中断等问题,实现了一种H.264解码器端的误码处理机制,使得解码应用程序的稳定性大大提高.在LG C910手机(ARM 9处理器)上的测试结果表明,对于QCIF格式的视频,在同时实现视频解码、显示以及QCP格式(QUALCOMM PureVoice)音频解码、播放等功能的情况下,优化后的H.264解码器仍可以达到9帧/s左右的解码和播放速度,满足了移动终端上的实时处理需求.     

H.264标准中CAVLC解码的子表-哈夫曼算法

在分析H.264中CAVLC标准解码算法的基础上提出一种改进算法.此种算法利用子表、哈夫曼树及哈夫曼编码理论,解决了CAVLC标准解码算法查找效率不高的问题.实验表明采用几个简单的码表并对每个码表采用哈夫曼编码可以提升约3倍的效率.     

一种高效CAVLC编码结构的VLSI设计实现

CAVLC是H.264/AVC标准新引入的一项重要特性。通过对已有游程编码结构的分析和改进,提出了一种可满足H.264/AVC实时编码应用的高效CAVLC编码结构。该结构采用优化的数据处理顺序,提高了系统的吞吐率。同时利用算术结构设计代替查找表所需的ROM,降低了设计的硬件成本。在133 MHz频率约束下采用0.18 um工艺的综合结果表明,所需的逻辑门数为13 114,以较少的逻辑资源实现了HD1080@30fps的实时处理.     

宏块级帧场自适应的去块效应滤波模块分析与优化

对支持宏块级帧场自适应的H.264去块效应滤波过程进行深入分析,利用相邻4×4像素块间数据的依赖关系合理组织数据存储顺序,提出了一种针对H.264/AVC标准的高性能、低复杂度的去块效应滤波系统的VLSI结构.     

H.264标准中的CAVLC编码算法与FPGA实现

H.264视频编码标准在基本档次和扩展档次采用CAVLC（基于上下文的自适应可变长编码）熵编码方法,但标准并未给出详细的CALVC编码句法。从CALVC的解码原理出发,详细分析了H.264视频编码标准中的CAVLC编码算法,提出了一种应用于H.264标准的快速低功耗CAVLC编码器结构,给出了各个功能模块的详细设计原理与FPGA实现方法,并对较复杂的几个模块进行了算法和结构上的优化,降低了实现的复杂度。FPGA实验验证表明,该方案编码系统时钟可达100 MHz,能满足对高速、实时应用的编码要求。     

H.264/AVC解码芯片验证系统及验证策略

H.264/AVC视频编码标准是目前应用广泛的视频压缩标准,具有压缩比高、算法复杂等特点,给视频解码系统的设计和验证带来了挑战。文中基于一款H.264/AVC解码芯片架构,针对H.264/AVC视频解码系统的复杂性,构建了验证系统,提出多形式、分层次的验证策略,在解码芯片设计实现的各个阶段实施验证。根据RTL虚拟仿真、FPGA原型和后仿真等验证手段的特点,分别规划不同阶段的测试激励,形成基于H.264/AVC解码芯片的验证项策划,对类似H.264/AVC解码器的验证工作具有一定的帮助。     

H.264视频解码器中帧内预测模块的硬件设计

提出一种能实时处理的H.264/AVC帧内预测硬件结构.通过对H.264/AVC各个预测模式的分析,设计了一个通用运算单元,提高了硬件资源的可重用性.采用4个并行运算单元计算预测值,对运算比较复杂的plane模式预处理,并设计模式预测器,加快了系统处理速度.硬件电路结构已通过RTL级仿真及综合,并在Altera公司的C...