一类多涡卷混沌系统及硬件实现

通过选取合适的不稳定线性系统,构建新的非线性函数,提出了一种基于平移变换的能产生任意偶数个和奇数个吸引子的多涡卷混沌系统。在数值仿真的基础上设计该系统的实际电路并确定电路元件的参数值,以三涡卷混沌系统为例,利用Multisim进行了电路仿真,焊接电路板进行了硬件实验。各种仿真和实验结果均表明了该方法的有效性。     

基于现场可编程门阵列的新型可编程逻辑控制器在线调试技术

针对基于现场可编程门阵列(FPGA)的新型可编程逻辑控制器(FPGA based PLC)的在线监控问题,提出了泛化的基于FPGA技术对嵌入式片上系统(SoC)进行在线监控的方法。该方法设计了一个FPGA片上通信系统,系统内部固化基于UART的ModBus通信协议栈,通过串口与计算机上位机进行通信;采用双口RAM(DRAM)作为与监控对象间共享的数据缓存区,通过中断机制实现缓存数据的同步交换。性能分析结果表明,该方法将SoC处理监控通信的时间百分比降低至0.002%,确保了监控数据传送的实时性,且使SoC能够获得更佳控制性能。在Altera的cycloneⅡ系列芯片开发板上验证了方案的可行性。     

A variable-precision square root implementation for field programmable gate arrays

Applications requiring variable-precision arithmetic often rely on software implementations because custom hardware is either unavailable or too costly to build. By using the flexibility of the Xilinx XC4010 field programmable gate arrays, we present a hardware implementation of square root that is easily tailored to any desired precision. Our design consists of three types of modules: a control logic module, a data path module to extend the precision in 4-bit increments, and an interface module to span multiple chips. Our data path design avoids the common problem of large fan-out delay in the critical path. Cycle time is independent of precision, and operation latency can be independent of interchip communication delays.Notation S_j square root digit of weight 2^–j - S _j {–1, 0, 1} - S[j] computed square root value as of stepj - S _j ^s sign bit in the representation ofS _j in sign and magnitude form - S _j ^m magnitude bit in the representation ofS _j in sign and magnitude form - w[j] residual at stepj in two's complement carry-save representation - a sum vector in the carry-save representation of 2w[j] - b carry vector in the carry-save representation of 2w[j] - a _i bit of weight 2^–i in the sum vector,a - b_i bit of weight 2^–i in the carry vector,b - T[j]=–S[j – 1]s_j – s _j ² 2^–(j+1) T _i bit of weight 2^–i inT     

基于现场可编程门阵列的语谱图显示与增强

在基于现场可编程门阵列(FPGA)的语谱分析研究与设计中,直接显示的语谱图不能够体现语谱的细节变化情况,针对这一问题,提出了一种适合FPGA实现的语谱图增强显示的方法。该方法通过非线性变换,将高灰度分辨率图像压缩为低灰度分辨率图像,能更好地体现语谱图的细微变化。由于人眼对灰度的分辨能力远低于对色彩的分辨能力,对灰度图像进行了伪彩色处理,并将结果通过视频图形阵列(VGA)方式显示。实验结果表明,通过该方法可以获得更多的语谱图所表达的视觉细节信息。     

基于蚁群优化算法的虚拟现场可编程门阵列部署策略

针对可重构密码资源池中,如何在最少的现场可编程门阵列（FPGA）上部署虚拟FPGA （vFPGA）的问题,结合FPGA的工作特点和应用场景的需求,在传统蚁群算法的基础上进行了优化,提出了一个基于蚁群优化（ACO）算法的vFPGA部署策略。首先,通过赋予蚂蚁资源状态感知的能力实现各个FPGA之间的负载均衡,同时避免频繁的vFPGA迁移;其次,设计预留空间,有效减少因为租户需求动态变化带来的服务等级协议（SLA）冲突;最后,对CloudSim进行功能扩展,使用合成的工作流进行仿真实验,对该策略性能进行评估。实验结果表明,所提策略可以在保证系统服务质量的前提下,提高FPGA资源利用率,减少FPGA使用量。     

FPGA中网络通信协议栈的裁剪及其全硬件实现

针对基于FPGA的嵌入式系统中软件网络协议栈需要内置CPU的不足,阐述了采用全硬件方式实现网络协议栈的必要性,并提出了适合的网络通信协议栈裁剪方案.该协议栈包含精简的UDP、IP、以及MAC层驱动,可完成常规的网络通信.协议栈完全采用硬件描述语言编写,并在FPGA中实现.实验结果表明,该协议栈只占用2K逻辑资源,能以100Mbps的速率在FPGA与PC之间进行数据传输,为基于FPGA的系统调试及运行提供了一种简易的高速通信手段.     

基于FPGA的嵌入式智能管理系统

具体介绍了嵌入式系统智能管理方面的相关内容,建立了一种基于FPGA的嵌入式智能管理系统的框架结构。此外,分析并实现了系统各项基本的智能功能,这对提高系统整体性能有着很大的帮助。     

A hardware intelligent processing accelerator for domestic service robots

ABSTRACT

We present a method for implementing hardware intelligent processing accelerator on domestic service robots. These domestic service robots support human life; therefore, they are required to recognize environments using intelligent processing. Moreover, the intelligent processing requires large computational resources. Therefore, standard personal computers (PCs) with robot middleware on the robots do not have enough resources for this intelligent processing. We propose a ‘connective object for middleware to an accelerator (COMTA),’ which is a system that integrates hardware intelligent processing accelerators and robot middleware. Herein, by constructing dedicated architecture digital circuits, field-programmable gate arrays (FPGAs) accelerate intelligent processing. In addition, the system can configure and access applications on hardware accelerators via a robot middleware space; consequently, robotic engineers do not require the knowledge of FPGAs. We conducted an experiment on the proposed system by utilizing a human-following application with image processing, which is commonly applied in the robots. Experimental results demonstrated that the proposed system can be automatically constructed from a single-configuration file on the robot middleware and can execute the application 5.2 times more efficiently than an ordinary PC.     

基于堆排序的片上Nor Flash损耗均衡硬件快速实现

传统的Flash损耗均衡的实现大部分都是针对Nand Flash,且基本都是通过文件系统进行的。针对Nor Flash损耗均衡的研究较少,而且对于无法植入操作系统或者植入代价过大的情况,文件系统的方法将不再适用。在硬件层面实现了Flash损耗均衡算法,以满足上述应用条件,同时大大减少了芯片软件层面的开销。通过Verilog语言实现了损耗均衡、地址映射、垃圾回收、Flash接口等四个模块,每次写操作到来时通过堆排序寻找擦写次数最小的块,将其物理地址与虚拟地址对应并更新到地址映射表,并在垃圾块达到一定数量时进行回收操作,从而实现Flash的损耗均衡。实验结果表明,硬件实现的损耗均衡算法在初始化、堆删除、读操作的时间消耗上分别比软件算法最多快了14、16.4、17.8倍,获得了较大的速度提升。     

适于硬件实现的S盒构造方法

有限域上的乘法求逆变换和仿射变换混合后良好的密码学性质是Rijndeal、Camellia、SMS4等分组密码算法S盒设计的基础,总结了三种分组密码算法的S盒密码学性质,在此基础上提炼出一类S盒的构造模型,并根据硬件实现的特点,利用循环矩阵给出了一大批S盒。与Rijndeal算法S盒相比,此类S盒的密码学性质更加优良,同时硬件实现的资源开销与Rijndeal算法S盒大体相当。     

基于ARM和FPGA的经济型数控系统硬件设计与实现

为解决目前经济型数控系统功能单一、运算能力不强、控制精度较低的问题,提出并实现了一种经济型数控系统硬件设计方案.该方案以ARM处理器EP9315作为主控芯片,应用FPGA实现反馈编码器和进给轴控制功能,并采用单片机MSP430完成模拟主轴控制和A/D采样功能.在实现通用的数控接口功能的基础上,还实现了网络、USB、CAN等通信接口功能,为数控系统网络化和今后的功能扩展提供了多种硬件支持.仿真和系统实验结果表明,该系统样机各项功能、性能达到数控系统的较高水平.     

粒子滤波用于硬件实现的改进算法研究

粒子滤波算法适合于处理非线性非高斯问题.但是粒子滤波算法比较复杂,实时性差.以提高粒子滤波算法的运行速度和节省存储空间为目的对现有的粒子滤波算法进行了一些改进,以二维纯方位目标追踪为例,在TI公司的TMS320C54x DSP上验证了改进以后的算法更适合于硬件实现,运行结果证实了改进后的算法节省了硬件存储资源的同时,运算速度上也比传统的粒子滤波算法有所提高.     

基于FPGA的2-D模糊CMAC网络的硬件实现

提出了二维模糊CMAC网络的一种基于FPGA的硬件实现方法.首先,分析了模糊CMAC网络的结构与算法,并以Matlab仿真为依据,得到模糊CMAC网络的FPGA实现所需的参数;在此基础上,对模糊CMAC网络进行硬件模块划分,基于VHDL实现了各硬件模块的功能描述,并对模块结构和权存储方式进行了优化;最后,在特定的FPGA器件上实现了模糊CMAC网络.测试结果表明:该模糊CMAC网络硬件实现具有速度快、精度高的特点,且占用较少的硬件资源,是SOPC中实现模糊CMAC网络模块的一种有效方法.     

一种基于SystemC的系统级软硬件协同设计新模型

分析了SystemC的建模特性,提出了一种基于SystemC的系统级设计新模型,即从系统功能描述开始逐步细化,建立模型间通信抽象的事务模型,对抽象通信具体化,最后形成通信模型。以此为基础进行RTL级综合,完成软硬件协同设计。本方法应用于一款导航芯片的设计,有效地缩短了研制周期,降低了开发成本,提高了系统设计质量。     

基于SoPC的捷联系统硬件平台的设计

为了提高激光陀螺捷联系统的硬件平台集成度并减小其功耗,满足微小型导航系统的要求,在基于Xilinx的Virtex-4 FPGA芯片上,通过SoPC方法设计新一代硬件平台。该硬件平台使用FPGA内嵌的PowerPC405硬核处理器作为功能控制与运算中心,并在FPGA逻辑中设计功能全面的IP核来实现数据采集、数字滤波、串口通信和部分导航解算。从而在保证较高的运算速度和精度的同时,达到了预期的效果。     

基于开源硬件与虚拟仪器的智能农业监测系统设计

为了智能化采集农作信息,高效利用农业资源及实现智能农业,设计了基于开源硬件的智能农业监测系统.系统以开源硬件Arduino为核心控制器,配合光照传感器、土壤水分传感器、温湿度传感器、二氧化碳传感器采集农作环境参数,利用ZigBee技术上传数据至虚拟仪器LabVIEW,实现数据在线监测.该系统具有性价比高、扩展性强、可更换组网方式等优点,有着较强的实践性和可操作性.     

基于FPGA的万兆以太网UDP_IP硬件协议栈设计与实现

针对传统基于软件的协议栈无法满足高速数据传输处理需求的问题,提出了一种基于硬件加速的UDP协议栈设计方案,该方案基于硬件高效并行的特点,实现了UDP/IP协议栈,满足了万兆以太网数据高带宽传输的需求通过实际测试表明,该设计最高可以达到9.32 Gbps传输速率,满足10 Gbps带宽下线速处理的需求,与传统软件实现相比,处理能力更接近理论极限。     

基于FPGA中断管理的研究及硬件化设计

为了满足嵌入式操作系统中实时性要求,提出了基于FPGA的中断管理方法.给出了中断管理模块的结构模型,并采用VHDL硬件描述语言将中断管理模块由硬件实现.针对中断请求和响应方式的不同特点,将其分为系统中断管理和用户中断管理,主要设计了中断源、中断嵌套和时钟节拍中断等管理的逻辑电路.通过仿真实验表明,该结构模型所采用的中断...