一种可调占空比型双模分频器设计及精度分析

介绍基于FPGA可编程单元设计的一种占空比在整数范围内可调、分频比最小单位为0.1的可控分频器的设计,并对该分频器的精度进行了分析,提出了一种能大幅度提高小数分频精度的改进型双模小数分频法——整数/半整数转换双模小数分频法。设计在通过仿真、综合、后仿真后,在Xilinx FPGA上实现。     

基于FPGA的一种改进型小数分频法

本文在分析和比较现有小数分频方法的基础上,提出了一种改进型的累加器小数分频法,以实现更高精度的小数分频。最后利用VHDL语言在ACTIVE-HDL仿真软件下进行了仿真,仿真结果显示:clk_out与clk1023频率基本一致;每个clk_out时钟周期有48或49个clk_in时钟,达到了分频的目的。     

基于小数分频技术的频率合成器的设计

本文进行了基于小数分频技术的频率合成器的研究与设计.首先分析小教分频锁相的工作原理,随后设定了设计指标,进行控制部分设计、环路滤波器设计、压控振荡器的设计,从而实现基于小数分频技术的频率合成器.并通过测试,其性能指标已达到设计要求.     

基于查找表LUT结构的奇数与小数分频电路设计

基于查找表LUT的原理,提出了奇数与小数分频电路的设计原理,并采用Verilog进行了奇数与小数分频电路的描述,使用Synopsys公司的Design Complier和Astro进行了综合与布局布线,得到了所设计奇数与小数分频电路的版图,然后仿真证明了设计方法的正确性.     

基于Delta-Sigma调制技术的锁相频率合成器的设计与实现

针对无人机遥测接收机本地振荡器多频点、低相噪的指标要求,分析了整数分频、传统小数分频等锁相频率合成器原理和存在的问题,介绍了多级delta-sigma调制器合成技术的原理及其在小数分频的锁相频率合成器中的应用,给出了其数学模型和杂散功率谱密度的表达式;完成了基于delta-sigma调制的锁相频率合成器的设计与实现,通过验证实验并与文献[1]比较表明,文中设计的频率合成器具有输出的信号低相噪、低杂散和频率分辨率高的特点,完全满足接收机的指标要求,并能推广应用于其它领域的无线电测控系统。     

用在系统可编程逻辑器件设计快速频率合成器

用一片ＬａｔｉｃｅｉｓｐＬＳＩ器件设计了一种包含整数分频和小数分频的快速数字频率合成器，该数字频率合成器是实现多频移频键控的核心技术。详细介绍了其工作原理、设计思路和ｉｓ－ｐＬＳＩ可编程逻辑器件的应用技术。     

一种新型delta-sigma小数分频器的FPGA实现

小数分频技术能够有效地解决小数分频比与频率分辨率之间的矛盾,只需改变某位小数,就可以在不降低参考频率的情况下提高频率分辨率.但小数分频存在小数杂波的问题,利用delta-sigma小数分频技术,既能够保证输出信号的高频率分辨率,又能够抑制小数分频产生的杂波,提高频谱纯度.     

微机可控小数分频锁相环频率合成器的研制

锁相式频率合成器在电讯、仪表等电子技术领域中有着广泛的应用。本文介绍了单片机控制的两位小数分频锁相环频率合成器的工程实现方法,给出了系统总体硬件和软件实现方案。实践证明,该合成器硬件和软件设计简单,输出信号频率步进可调且频谱纯度高。     

低相噪小步进频率合成器设计

根据现代通信系统的需要介绍了4．5-5．2GHz的频率合成器的设计。该频率合成器工作频带宽,步进小,尤其是具有较低的相位噪声。提出了实现小步进和低相噪的频率合成器的几种方法,最后采用小数分频和环内混频的方案。经过合理设计环路滤波器,选择合适的环路带宽,制作出高性能的频率合成器,并且对频率合成器的性能进行了分析。     

基于LM331的宽频频率/电压转换电路

提出了一种利用分频电路和放大电路实现对LM331构成的频率/电压转换电路输入信号频率范围进行扩展的方法,实现了1 kHz～30 MHz信号的频率/电压转换.该电路结构简单,成本低,功耗小,解决了在许多应用领域待处理信号频率范围较宽而处理不便的问题.     

一种小数分频器的设计及性能分析

介绍了一种基于FPGA的小数分频器的分频原理及电路设计,并用VHDL进行编程实现,并对这种小数分频器的抖动进行分析和计算.     

一种可控分频比分频器的设计与研究

提出了一种具有小数分频比的数字分频设计原理，给出了这种分频器的电路结构和数学模型，对它的抖动性能进行分析，在分频比的纯小数部分的值接近0．75和0．25的情况下，给出了可控分频比分频器电路的改进方法。     

基于CPLD的相对转速测量仪研制

介绍了一种新的基于CPLD的相对转速测量仪的原理和设计。以ispMACH4512芯片为核心,采用等精度频率测量法,设计了可设精度的十进制除法器。试验测试结果达到了设计精度,满足了发动机转速的测量要求。仪器的研制对发动机转速的监控和故障诊断具有非常重要的现实意义。     

频率合成器中Σ-Δ调制器的设计与实现

本文首先介绍了Σ-Δ调制技术的基本原理,分析了一阶及高阶Σ-Δ调制器,最后结合一阶Σ-Δ调制器,给出了在FPGA器件上实现Σ-Δ调制器的设计。仿真结果表明,设计实现了Σ-Δ调制器,通过控制分频器实现了小数分频,方法简单易行。与运用Matlab软件仿真的结果完全一致,并进一步证实了高阶数字Σ-Δ调制对量化相位噪声的高通整形特性,从而有效地解决了小数分频频率合成器中的小数杂散问题,具有很高的实用性。     

A neuro‐based approach to designing a Wilkinson power divider

In this paper, a new neuro‐based approach using a feed‐forward neural network is presented to design a Wilkinson power divider. The proposed power divider is composed of symmetrical modified T‐shaped resonators, which are a replacement for quarter‐wave transmission lines in the conventional structure. The proposed technique reduces the size of the power divider by 45% and suppresses unwanted bands up to the fifth harmonics. To verify the concept, a prototype of the power divider has been fabricated and tested, exhibiting good agreement between the predicted and measured results. The results show that the insertion loss and the isolation at the center frequency are about 3.3 ± 0.1 dB and 23 dB, respectively.     

占空比为50%的数控分频器设计及实现

针对FPGA外部时钟信号过高的特点,在分析偶数分频和奇数分频的基础上,采用VHDL设计一种占空比为50%的数控分频器,并在QuartusⅡ环境下进行仿真实验。实验结果表明,设计方案是可行的,具有很强的实用价值。     

低相噪低杂散C波段频率合成器的设计

直接数字频率合成（DDS）＋锁相环（PLL）是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍,然后着重利用DDS内环分频式合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终用试验结果证明了该方案的可行性。     

一种宽带高精度可变时钟发生电路设计

为了满足现代高速电子仪器对高精度、高带宽时钟电路的需求,本文提出了一种通过DDS＋PLL＋分频器技术实现时钟发生器的设计方法。对方案进行了详细的论述,并对相位噪声的指标分配进行了论证,最后给出了输出频率范围为5MHz～1．6GHz的时钟电路的设计方案,并通过实验,证明了上述分析的正确性。     

小数分频频率合成器专用集成电路的研制

本文介绍了小数分频频率合成器的工作原理及设计方法。小数分频技术是频率合成中的新技术。这种技术的特点是使单环锁相频率合成器的平均分频比变为小数。