基于网络处理器的高速网络测试设备设计

论文介绍了网络处理器结构及其技术特点,在深入探讨网络测试技术的基础上,提出了用网络处理器实现网络测试设备的思想和可行性设计方案,给出了一个基于IXP1200网络处理器的网络测试设备的设计实例。     

基于网络处理器的高速网络计费管理系统

网络的正常运营离不开网络计费管理，高速网络上计费管理系统的设计与实现一直受到各个ISP的密切关注．本文介绍了一套基于网络处理器的计费管理系统的设计与实现，该系统运行在1Gbps的网络环境下，实现了大型园区网网络用户的上网控制、网络计费等功能．实验室测试结果争实际运行情况充分证实了系统的高性能、稳定性与可靠性．     

基于网络处理器的可编程路由器技术研究

网络处理器是一种可编程处理器,用于高效的处理网络中的数据流。网络处理器具有广泛的用途,基于网络处理器的路由器同使用通用处理器的路由器和使用专用集成电路的路由器相比,既具有快速的特点又具有灵活性的特点。     

基于网络处理器的可编程路由器技术研究

网络处理器是一种可编程处理器,用于高效的处理网络中的数据流.网络处理器具有广泛的用途,基于网络处理器的路由器同使用通用处理器的路由器和使用专用集成电路的路由器相比,既具有快速的特点又具有灵活性的特点.     

基于IXP1200网络处理器的边缘路由器实现

基于网络处理器的路由器开发是一个热点。文中介绍了基于网络处理器的路由器体系结构,分析了IXP1200网络处理器的硬件体系结构。最后介绍了一种基于IXP1200网络处理器的边缘路由器实现方案。     

基于网络处理器的弹性分组环接入实现

弹性分组环技术是一种面向城域网的技术。在分析了网络处理器的优点之后，提出了一种基于网络处理器的弹性分组环接入方案，利用IXP1200实现了以太网和弹性分组环的接口转换，并讨论了方案的软硬件协同设计方法。     

QoS在网络处理器上的设计与实现

本文主要介绍了 Qo S的几个基本的功能模块 ,并结合网络处理器的结构特点提出了一套具体的实现方案 ,最后简要的分析该方案的性能。     

为网络处理器设计的PETH及其实现

本文介绍了一个基于实时操作系统VxWorksEND接口的网络驱动程序PETH,它是通用网络处理器IXP1200中微引擎和StrongARM之间通信的接口。介绍了END的概念,详细分析了PETH的结构,并给出了性能测试结果。     

基于NP的网络测试系统的设计与研究

把网络处理器应用于网络测试领域,设计和实现了一个网络测试系统。论文首先讨论了网络测试领域的研发现状,从软硬件角度分别叙述了该系统的架构及主要功能,并分析了系统设计中遇到的关键问题。同时对系统的关键流程进行分析,通过对系统的主要模块的测试,验证了系统的性能。网络处理器为开发高性能的网络测试系统提供了一个比较好的解决方案。     

基于IXP1200网络处理器的VxWorks产品映象设计

VxWorks产品映象设计是设备研发的关键环节。IXP1200网络处理器是面向网络分组处理的处理器。与常规的基于单CPU内核的VxWorks产品映象相比,网络处理器给产品印象设计带来新的挑战：如何支持基于多内核结构的网络处理器;如何充分利用网络处理器软件在线编程能力,支持软件升级。本文针对基于IXP1200网络处理器和VxWorks操作系统的产品映象设计,分析其中技术要点,提出两种设计方案：常规设计、支持软件升级设计,并在实践中得到验证。     

Online hybrid traffic classifier for Peer-to-Peer systems based on network processors

It is estimated that 70% or more of broadband bandwidth is consumed by transmitting music, games, video and other content through Peer-to-Peer (P2P) clients. In order to detect, identify, and manage P2P traffic, some port, payload and transport layer feature based methods were proposed. Most of them were applied to offline traffic classification mainly due to the performance reason. In this paper, a network processors (NPs) based online hybrid traffic classifier is proposed. The designed hardware classifier is able to classify P2P traffic based on the static characteristic namely on line speed, and the Flexible Neural Tree(FNT) based software classifier helps learning and selecting P2P traffic attributes from the statistical characteristics of the P2P traffic. Experiment results illustrate that the hybrid classifier performs well for online classification of P2P traffic from gigabit network. The proposed framework also depicts good expansion capabilities to add new P2P features and to adapt to new P2P applications online.     

一种类脑处理器片上网络的验证框架

近年来,随着摩尔定律的放缓,传统体系结构逐渐面临“存储墙”和“功耗墙”问题。如今新型计算模式和体系结构层出不穷,其中就包含了类脑计算。由于其存算一体的特点,类脑计算已逐步打破了冯·诺依曼体系结构带来的“存储墙”和“功耗墙”限制,在类脑处理器上相关类脑算法得到了高效的应用。现阶段在大规模生物神经网络的应用场景下,需要提升多核类脑处理器的规模可扩展性,保持其高数据吞吐量和低传输延时。现今,大多数多核类脑处理器的设计采用片上网络作为互连结构。然而目前关于这类片上网络的验证研究还相对较少。鉴于片上网络对多核类脑处理器的重要性,建立一套完整而鲁棒的片上网络功能验证框架意义重大。旨在基于随机化方法来生成行为级和FPGA硬件级测试所需的激励文件,通过对日志文件进行高效处理实现较为全面的功能验证。     

卫星网络路由器高速数据转发设计

卫星网络由多颗卫星和地面站组成,星间通过高速激光链路通信。卫星网络的核心之一就是路由器。高性能路由器的典型特点为数据路径和控制路径的分离。控制路径处理与高层路由协议相关的数据包,数据路径处理需要转发的数据包。数据路径是路由器的关键路径,直接影响着路由器的整体性能。在调研路由器技术发展历程之后,分析了高性能路由器典型结构及相关关键技术,考虑目前卫星网络系统需求、软硬件环境约束条件,对现有技术进行了优化和适应性修改,确定了卫星网络路由器中数据路径的实现方案。该方案满足当前卫星网络应用需求,且经简单扩展后,还可满足后续更高性能卫星网络路由器的设计需求。     

基于VxWorks辅助时钟的高速网络通信

为了满足对双工件台系统高精度、高可靠性的实时运动控制,本文研究并使用了VxWorks的高速辅助时钟和基于消息机制的套接字通信,并制定相应的上下位机通信协议。实践结果表明,采用这种通信方式和通信规则可以有效的实现数据的无丢失传输,达到了高可靠且高速网络通信的效果。     

一种自定义高速串口存储网络浅析

介绍目前工业界最新的存储网络交换传输的新进展和简要地叙述其现有的研究应用状况,以浪潮正在开发中的基于自定义高速串口的ISR存储交换网络为例介绍在大型IP-SAN网络存储传输器件设计和应用中的一些相关考虑.     

电子台秤自动检测装置的设计

针对我国目前电子台秤出厂检验以手工检测为主,存在人为因素影响较大、工作效率较低的客观实际,研制了一种电子台秤自动检测装置;在介绍了该检测系统的硬件构成、各部分作用、工作原理的基础上,重点进行了主控电路图设计、PLC的I/O地址分配及控制程序设计等;经过实验测试表明,该装置操作方便,自动化程度高,工作可靠,原先手工测试一台电子台秤需要十几min才能完成全部测试项目,现在只需3～5 min就能完成,并且实现了测试数据的自动处理与保存等工作;既提高了电子台秤出厂检验效率,又提高了产品质量与管理水平,具有良好的推广应用价值.     

高速网络下入侵检测系统设计

高速网络下如何进行入侵检测分析是当前网络安全研究的一个重要方向,该文基于动态负载和系统底层设计,通过嵌入底层内核代码,动态分发检测数据流,进行高速检测。该设计方法能够直接融入现有的分布式入侵检测系统或产品中,并且具有动态可扩展性、对入侵检测系统透明等优点。实测分析表明该方法能够在高速网中进行有效测试。     

Synchronous dataflow architecture for network processors

Network processors are programmable, highly integrated communications circuits optimized to provide processing at high data and packet rates. The packet instruction set computer (PISC) architecture is a synchronous dataflow architecture developed for network processors. It uses a deep pipeline that contains two types of processing elements: PISC processors, which perform programmable data manipulation, and I/O processors, which provide access to shared resources such as look-up table memory, hardware accelerators, or coprocessors.